[发明专利]针对TSV互联的三维集成电路时钟拓扑结构产生方法

说明书

技术领域

本发明涉及电子设计自动化技术领域，特别涉及一种针对TSV互联的三维集成电路时钟拓扑结构产生方法。

背景技术

随着集成特征尺寸的不断缩小，三维集成电路（3D IC）成为目前继续遵循摩尔定律的有效技术方案之一。通过三维堆叠的方式可以有效的缩减互连长度，从而可以降低互连延时、功耗、面积和成本。现阶段针对3D IC设计自动化工具的研究主要是在传统2D IC设计自动化工具的基础上加以改进。缺乏真正意义上针对TSV互连的且高效的3D IC设计自动化工具成为了制约3D IC发展的主要瓶颈,尤其缺乏3D时钟树综合（3D CTS）工具。

下面对3D时钟树综合的问题模型进行描述：

3D时钟树综合是指根据分布在不同层次的时钟端点及可选择使用的穿透硅通孔（TSV，Through Silicon Vias）和缓冲器（buffer）的各种参数，建立一个树形的、连接所有时钟端点的时钟网络。并且满足所有时钟端点间的延时偏差最小，TSV的数量和分布满足设计约束等约束条件。具体的输入输出信息如下：

输入：

（1）时钟端点（sinks or flip-flops）的参数：坐标、输入端电容、下游延迟；

（2）时钟源的坐标；

（3）缓冲器的数据库（包含缓冲器的各种参数电阻R，电容C及固有延时，以及转换率和其负载的关系等）；

（3）时钟源到不同节点（sink）的时钟延迟偏差限制范围（skew bound）；

（4）转换率限制；

（5）TSV的数量约束；

（6）TSV的电阻R、电容C。

输出：从时钟源连接不同层上所有端点的时钟网络（包括时钟网络中缓冲器的插入位置和大小选择，TSV的插入位置，具体走线信息以及相应的延迟，延迟偏差，转换率等）。

目前3D CTS方法主要包括3D时钟树拓扑结构产生和插入buffer、TSV及布线两大步骤。在第一阶段，首先在满足区域内TSV数量的约束下将此区域内不同层上的时钟端点映射到一层，然后根据两点之间的距离优先级顺序依次配对。如果配对的两点不在一层上就标识出需要在两点之间插入TSV，然后利用合并线段产生父亲节点的方式（DME）自底向上产生拓扑结构，在文献A.B.K.D.J.-H.Huang and C.-W.A.Tsao,“On the bounded-skew clock and steiner rout ing problems,”in DAC,1995,pp.508-513中对DME方法有详尽的描述。在第二阶段，利用已经确定的3D时钟树拓扑结构自上而下的方式确定中间节点的位置、选择合适的buffer以及插入TSV等，文献X.Zhao,J.Minz,and S.K.Lim,“Low-power and reliable clock network design for through-silicon via(tsv)based 3d ics,”Components,Packaging and Manufacturing Technology,IEEE Transactions on,vol.1,no.2,pp.247–259,2011.讲述了目前3D CTS的主要方法。现有研究方法存在两点不足阻碍着3D CTS的实际应用：(1)未考虑TSV的分布特点，使得TSV的密度分布不均；（2）TSV引入的延迟和TSV间的互耦效应对整个时钟网络的影响未考虑。

对于第一点不足，未考虑两TSV之间最小距离的约束会使得现有设计不满足制造和可靠性要求。图1所示为ISPD 2010年竞赛所使用的benchmark，具备目前CPU时钟端点的布局特点（时钟端点密度呈块状疏密分布）。那么此种情况下使用3D堆叠时有可能使得在某一垂直区域内，多层具备时钟端点比较密集的区域堆叠一起，按照传统的3D CTS方法将导致在此区域内TSV的过度集中分布，而时钟端点分布较疏密区域插入TSV较少。另外，根据CEA-LETI公司、De Savoie大学和STM微电子公司联合的研究报告表明TSV与MOSFET之间距离需要大于5um，从而避免TSV的插入对逻辑器件带来的影响，如图2所示。因此，两个TSV之间需要满足最小距离约束条件才能满足制造和可靠性要求。