[发明专利]改善可靠性的铜互连层制备方法及半导体器件

说明书

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种改善可靠性的铜互连层制备方法及半导体器件。

背景技术

随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，芯片面积持续增大，面临着如何克服由于连接长度的急速增长而带来的RC延迟显著增加的问题。特别是由于金属布线线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。

为了减小互连造成的RC延迟，现已采用了多种措施。其中之一是采用超低介电常数(Ultra-low-k)材料来减小金属互连层之间的寄生电容。为了降低介电常数，超低介电常数材料一般会被做成多孔、疏松的结构。然而，多孔、疏松结构的超低介电常数材料却又存在如下方面的不足：材料易受损伤，刻蚀形状不易控制等等。同时，铜互连层的可靠性问题极具挑战性。现有技术的大马士革工艺制作铜互连层中，相比其它铜互连层，第一层铜互连的设计尺寸最小。控制刻蚀以及湿法清洗后的形状对后续的铜阻挡层以及铜的种子层工艺尤其非常关键。

请参阅图9，图9所示为现有铜互连层的制备方法。所述现有铜互连层的制备方法包括以下步骤：

执行步骤S31：在所述第一衬底上依次沉积第一刻蚀阻挡层、第一超低介电常数薄膜、第一超低介电常数薄膜保护膜和第一金属硬掩模层：

执行步骤S32：在所述第一金属硬掩模层上涂覆光刻胶并通过光刻形成第三刻蚀窗口：

执行步骤S33：在所述第三刻蚀窗口内刻蚀所述第一金属硬掩膜层，刻蚀停止在所述超低介电常数薄膜保护膜上，并去除所述光刻胶，以形成所述第四刻蚀窗口，所述第四刻蚀窗口用于在后续步骤中作为刻蚀第一沟槽的窗口：

执行步骤S34：刻蚀所述第四刻蚀窗口内的所述超低介电常数保护膜和超低介电常数薄膜以及刻蚀阻挡层，形成连通衬底的第一沟槽：

执行步骤S35：在所述第一沟槽内溅射沉积铜阻挡层以及铜籽晶层，采用电镀工艺进行第二铜填充淀积层：

执行步骤S36：通过化学机械研磨去除所述第一金属硬掩模层和所述超低介电常数保护膜以及部分超低介电常数薄膜，形成第一层铜互连层。

在制作过程中，当在所述第一超低介电常数薄膜中形成所述第一沟槽以后，由于相比传统的二氧化硅以及低介电常数薄膜，所述第一超低介电常数薄膜材料极易受到等离子体(plasma)或灰化(ashing)工艺等的损伤，所述第一沟槽的底部以及侧壁存在很多打开的孔且所述第一沟槽的底部以及侧壁表面较粗糙，会造成接下来的溅射沉积铜阻挡层以及铜的种子层不连续且在溅射沉积铜阻挡层过程中引入杂质到所述第一超低介电常数薄膜中。溅射沉积铜阻挡层主要是为了阻止铜扩散到所述第一超低介电常数薄膜内，由于以上原因，所述第一超低介电常数薄膜之第一铜互连层的漏电流增加，进而影响其可靠性。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了发明一种改善可靠性的铜互连层制备方法及半导体器件。

发明内容

本发明是针对现有技术中，采用传统的方法导致所述超低介电常数薄膜易于受到损伤，容易引进杂质，并增大漏电流，降低器件可靠性等缺陷提供一种改善可靠性的铜互连层制备方法。

本发明的又一目的是针对采用传统的方法导致所述超低介电常数薄膜易于受到损伤，容易引进杂质，并增大漏电流，降低器件可靠性等缺陷提供一种改善可靠性的铜互连层制备方法所制备的半导体器件。

为了解决上述问题，本发明提供一种改善可靠性的铜互连层制备方法，所述改善可靠性的铜互连层制备方法包括：

执行步骤S1：提供衬底，所述衬底用于承载所述功能膜系：

执行步骤S2：在所述衬底上依次沉积刻蚀阻隔层、超低介电常数薄膜、超低介电常数薄膜保护层，以及金属硬掩膜层：

执行步骤S3：在所述具有功能膜系的衬底顶层旋涂光刻胶，并光刻形成第一刻蚀窗口：

执行步骤S4：在所述第一刻蚀窗口内刻蚀所述金属硬掩膜层，所述刻蚀停止在所述超低介电常数薄膜保护层上，灰化去除所述光刻胶并形成所述第二刻蚀窗口，所述第二刻蚀窗口用于在后续步骤中作为刻蚀沟槽的窗口：

执行步骤S5：刻蚀所述第二刻蚀窗口内的超低介电常数薄膜保护层、超低介电常数薄膜以及刻蚀阻隔层，以形成连通衬底的沟槽：

执行步骤S6：在所述沟槽内壁沉积所述密封层：

执行步骤S7：去除所述沟槽内壁之底侧的密封层，并依次溅射沉积铜阻挡层以及铜籽晶层，并采用电镀工艺形成铜填充淀积层：