[发明专利]用于测试待测试电路的设备和方法

说明书

技术领域

根据本发明的实施例涉及二进制信号中的误差校正和误差识别领域并且尤其是涉及用于测试待测试电路的设备和方法。

背景技术

由于集成电路的器件进一步缩小和与之相关联的较小的电压值和电流值越来越多地在集成电路中和特别是也在用于误差校正或用于误差识别的电路中出现误差。

这种误差可能导致，进行错误校正，即使在校正电路的输出端处根本不存在有误差的码字，这是不利的。如果由于有误差的误差识别电路而有误差地表明误差，则可能不必要地触发系统层面上的措施，这同样是不利的。

通过添加冗余，在电子电路中可以识别电路中的静态的或暂时的误差。但是在此应该在高识别概率的情况下将附加的硬件耗费保持得尽可能小。

发明内容

本发明的任务是实现一种用于测试电路的改善的方案，所述方案使得能够在小附加硬件耗费和/或小附加计算时间的情况下提高误差识别特性。

该任务通过根据权利要求1的设备、根据权利要求21的方法或者根据权利要求22的计算机程序来解决。

实施例实现一种用于测试待测试电路的设备，具有校正子确定器（Syndrombestimmer）、测试序列提供器和分析电路。校正子确定器被设计用于基于编码二进制字来确定误差校正子比特序列。误差校正子比特序列表明，编码二进制字是否是用于对编码二进制字进行编码所使用的误差校正码的码字。此外，测试序列提供器被设计用于至少每当误差校正子比特序列表明编码二进制字是误差校正码的码字时，就给待测试电路提供与所确定的误差校正子比特序列不同的测试比特序列。另外，分析电路被设计用于基于待测试电路的通过测试比特序列引起的测试输出信号识别通过待测试电路对测试比特序列的有误差的处理。

通过在编码二进制字不具有误差和从而是误差校正码的码字的时刻提供测试比特序列，可以使用不需要校正编码二进制字的时间用来测试待测试电路。由此，可以在仅小的附加计算时间情况下或者在没有附加计算时间情况下检验待测试电路的无误差性。附加地，可以将为此所需要的硬件耗费保持得小，因为测试序列提供器和分析电路可以以小的耗费实现。

附图说明

下面参考附图阐述实施例。其中：

图1示出用于测试待测试电路的设备的框图；

图2示出用于校正在编码二进制字中的比特误差的设备的框图；

图3示出用于测试待测试电路的设备的框图；

图4示出用于测试待测试电路的另一设备的框图；

图5示出用于测试待测试电路的设备的框图；

图6示出测试序列提供器的一部分的框图；

图7示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图8示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图9示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图10示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图11示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；和

图12示出用于测试待测试电路的方法的流程图。

具体实施方式

下面描述的方案一般地涉及编码数据的处理，所述编码数据是在使用代码C的情况下被编码的。下面的导言尤其是用于阐述这里如何使用编码理论的常见概念。

如果C例如是线性（n,k）代码，也即长度为n的具有k个信息比特和n-k=m个校验比特的线性代码，则代码C可以通过（m,n）奇偶校验矩阵H和（k,n）生成矩阵G来描述。

如果待编码数据比特或信息比特通过                                                描述，则码字v=由信息比特u按照关系

构成。通过

将校正子分配给n位字，其或者是代码C的码字或者是代码C的非码字。在此表示行矢量v’的转置列矢量并且s(v’)^T表示行矢量的转置列矢量。

如果其校正子等于0，也即

适用，则字v’正好是码字。

如果码字v被干扰成非码字v’并且

适用，则e = e₁, . . . , e_n称为误差矢量。e的等于1的分量表明受干扰的比特。