[发明专利]用于测试待测试电路的设备和方法

权利要求书

1.用于测试待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）的设备（100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100），具有以下特征：

校正子确定器（110, 11, 21, 41, 51, 61, 81），其被设计用于基于编码二进制值（v’）确定误差校正子比特序列（s(v'）)，其中误差校正子比特序列（s(v')）表明，编码二进制字（v’）是否是用于对编码二进制字（v’）进行编码所使用的误差校正码（C）的码字；

测试序列提供器（120），其被设计用于至少每当误差校正子比特序列（s(v')）表明编码二进制字（v’）是误差校正码（C）的码字时，就给待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）提供与所确定的误差校正子比特序列（s(v')）不同的测试比特序列（T_i）；和

分析电路（130, 14, 25, 58, 89），其被设计用于基于待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）的通过测试比特序列（T_i）引起的测试输出信号（R(T_i)'）识别通过待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）对测试比特序列（T_i）的有误差的处理。

2.根据权利要求1所述的设备，其中测试序列提供器（120）被设计用于如果误差校正子比特序列（s(v’)）表明编码二进制字（v’）不是误差校正码（C）的码字，则给待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）提供误差校正子比特序列（s(v’)）。

3.根据权利要求1或2所述的设备，其中分析电路（130, 14, 25, 89）被设计，用于将测试输出信号（R(T_i)'）或者以所述测试输出信号（R(T_i)'）为基础的所处理的或减少的测试输出信号与预期的参考测试信号（R(T_i)）相比较并且如果测试输出信号（R(T_i)'）或所处理的或减少的测试输出信号与预期的参考测试信号（R(T_i)）不一致，则识别测试比特序列（T_i）的有误差的处理。

4.根据前述权利要求之一所述的设备，其中测试序列（T_i）等于用于编码二进制字（v’）的误差校正子比特序列（s(v')），所述编码二进制字不是误差校正码（C）的码字。

5.根据前述权利要求之一所述的设备，所述设备另外具有待测试电路（102, 14, 25, 44, 54, 641, 642, 742, 86），其中待测试电路（102, 14, 25, 44, 547, 641, 642, 742, 86）是用于产生用来校正有误差的编码二进制字（v’）的校正信号的解码器（54, 642, 742, 86）或者用于确定有误差的编码二进制字（v’）的误差类型的误差类型确定器（44，641）。

6.根据前述权利要求之一所述的设备，其中校正子确定器（110, 11, 21, 41, 51, 61, 81）被设计用于确定误差校正子比特序列（s(v’)），使得每当编码二进制字（v’）是误差校正码（C）的码字时，误差校正子比特序列（s(v’)）正好等于预定义的误差校正子比特序列。