[发明专利]MOS晶体管器件及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种MOS晶体管器件及其制造方法。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，载流子迁移率的提高成为晶体管制造的严峻挑战，应力工程在提高半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于的半导体器件上，例如，应用在金属氧化物半导体（Metal-Oxide-Semiconductor，MOS）晶体管上，用以改进MOS晶体管的载流子迁移率。

现有技术中一种提高MOS器件载流子迁移率的方法是在MOS器件的栅极、源/漏区的制造工艺完成后，在整个器件表面沉积应力层以向沟道区引入应力，提高沟道载流子迁移率，但是这种方法不仅牺牲了一定的MOS器件的尺寸，而且向沟道区中引入的应力有限，不能满足22nm技术节点以下的FinFET器件的制造要求。

发明内容

本发明的目的在于提供一种MOS晶体管器件及其制造方法，在不增加器件尺寸的基础上，能够增大沟道载流子迁移率，提高MOS晶体管器件的驱动电流。

为解决上述问题，本发明提出一种MOS晶体管器件，包括：源区、漏区、位于源区和漏区之间的沟道以及位于沟道上方的栅极结构，其中，所述沟道为四层堆叠结构，所述四层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层，或者由下至上依次为碳硅层、锗硅层、碳硅层和本征硅层。

进一步地，所述锗硅层的厚度为5nm~30nm。

进一步地，所述锗硅层中锗的浓度百分比为3%~35%。

进一步地，所述碳硅层的厚度为5nm~30nm。

进一步地，所述碳硅层中碳的浓度百分比为3%~35%。

进一步地，所述本征硅层的厚度为5nm~30nm。

本发明还提供一种MOS晶体管器件的制造方法，包括以下步骤：

提供半导体衬底，在所述半导体衬底上依次生长四层外延层，所述四层外延层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层，或者由下至上依次为碳硅层、锗硅层、碳硅层和本征硅层；

在所述本征硅层上形成栅极结构；

在所述栅极结构两侧形成侧墙；

以栅极结构和侧墙为掩膜，对所述四层外延层及其下方的半导体衬底进行源/漏极离子注入，形成源/漏区。

进一步地，在生长本征硅层之前，还包括：

依次刻蚀之前生长的外延层以及下方的半导体衬底，形成浅沟槽；

在浅沟槽和之前生长的最上方外延层的表面依次沉积氧化层和绝缘层，直至填满所述浅沟槽；

化学机械平坦化所述绝缘层至所述之前生长的最上方外延层顶部；

采用湿法腐蚀工艺去除覆盖在所述之前生长的最上方外延层顶部的氧化层。

进一步地，在生长本征硅层之后，还包括：依次刻蚀所述四层外延层及其下方的半导体衬底，形成浅沟槽；

在浅沟槽中依次填充垫氧化层和绝缘层，形成浅沟槽隔离结构。

进一步地，所述半导体衬底为体硅衬底或绝缘体上硅衬底。

与现有技术相比，本发明的MOS晶体管器件及其制造方法中的MOS晶体管具有SiGe/SiC/SiGe/Si或者SiC/SiGe/SiC/Si堆叠的沟道，该沟道可以利用与其下方的半导体衬底界面以及自身各层间界面的晶格失配，向沟道中引入较多应力，因而无需通过在包括栅极结构的器件表面上沉积应力层工艺，就可以极大地提高了沟道载流子迁移率，进而提高MOS晶体管器件的性能。

附图说明

图1是本发明实施例一的MOS晶体管器件制造方法流程图；

图2A~2D是本发明实施例一的MOS晶体管器件制造方法中的器件结构示意图；

图3是本发明实施例二的MOS晶体管器件制造方法流程图；

图4A~4E是本发明实施例一的MOS晶体管器件制造方法中的器件结构示意图。

具体实施方式

本发明提供的MOS晶体管器件及其制造方法，关键在于形成四层外延层构成的沟道，通过界面的晶格失配向沟道区中引入应力，以提高载流子迁移率，进而提高MOS晶体管器件性能。

以下结合附图和具体实施例对本发明提出的MOS晶体管器件及其制造方法作进一步详细说明。

实施例一

如图1所示，本实施例提供一种MOS晶体管器件制造方法，包括以下步骤：

S11，提供半导体衬底，在所述半导体衬底上依次生长四层外延层，所述四层外延层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层；