[发明专利]一种三维集成电路结构的制作方法和三维集成电路结构

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种三维集成电路结构的制作方法和三维集成电路结构。

背景技术

随着半导体产业的快速发展，集成电路的集成密度不断提高。这种集成密度的提高主要来自于特征尺寸的减小，其允许更多的器件集成在一个给定的区域中。

这些集成密度的提高基本上是在二维集成电路的基础上。虽然光刻技术的改进已经促进二维集成电路的重大改进，但是仍存在对集成密度的限制。一方面的限制在于成熟的光刻技术下特征尺寸很难有突破性的缩小；另一方面的限制在于将更多的器件集成在一个芯片上需要更复杂的设计。

在进一步提高集成密度的研究中，已经开发出三维集成电路。图1为现有的三维集成电路的剖视图。如图1所示，芯片120、130、140和150依次叠放在基底110上，位于中间的芯片120-140中形成有穿透硅通孔（Through Silicon Vias，TSV）160。相邻的芯片之间以及最底层的芯片120与基底110之间通过凸块（Bump）将穿透硅通孔160连接在一起，以使堆叠的多个芯片110-150之间形成电连接。

堆叠结构中的每个芯片都是在半导体衬底上单独形成的。形成这些芯片的半导体衬底的厚度与芯片本身相比厚度较大，而穿透硅通孔160的尺寸非常小，大约为几十到几百纳米。如果想利用光刻技术在半导体衬底中形成通孔，并填充硅以形成穿透硅通孔160，则需要对每个芯片的半导体衬底进行减薄，然后再经过刻蚀、填充等工艺形成穿透硅通孔160。因此，制作这种三维集成电路结构的成本较高，不利于量产。

因此，目前急需一种三维集成电路结构的制作方法和三维集成电路结构，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种三维集成电路结构的制作方法，包括：步骤A，提供基底；步骤B，在所述基底上形成第一芯片介电层，在所述第一芯片介电层中形成第一芯片凹槽，在所述第一芯片凹槽中嵌入第一芯片，所述第一芯片的上表面具有第一焊垫；步骤C，在所述第一芯片介电层上形成第一通孔介电层，在所述第一通孔介电层内形成第一导电通孔和第一导电沟槽，其中所述第一导电通孔与所述第一焊垫电连接，所述第一导电沟槽位于所述第一通孔介电层的上表面；步骤D，在所述第一通孔介电层上形成第二芯片介电层，在所述第二芯片介电层中形成第二芯片凹槽，在所述第二芯片凹槽中嵌入第二芯片，所述第二芯片的上表面具有第二焊垫；以及步骤E，在所述第二芯片介电层上形成第二通孔介电层，在所述第二通孔介电层内形成第二导电通孔、在所述第二芯片介电层和所述第二通孔介电层内形成第三导电通孔，在所述第二通孔介电层内形成第二导电沟槽，其中所述第二导电通孔与所述第二焊垫电连接，所述第三导电通孔与所述第一导电沟槽电连接。

优选地，所述第一芯片介电层与所述基底之间形成有垫氧化物层。

优选地，所述第一通孔介电层与所述第二芯片介电层之间形成刻蚀停止层。

优选地，所述刻蚀停止层为含氮的碳化硅层。

优选地，所述第一导电沟槽包括外围导电沟槽，所述外围导电沟槽嵌入在所述第一通孔介电层的上表面不对应于所述第一芯片的区域内。

优选地，所述第一芯片上形成有覆盖所述第一焊垫的第一覆盖层，所述第二芯片上形成有覆盖所述第二焊垫的第二覆盖层。

优选地，所述第一覆盖层和所述第二覆盖层为含氮的碳化硅层或氧化物层。

优选地，所述第一芯片介电层、所述第一通孔介电层、所述第二芯片介电层和/或所述第二通孔介电层为低k介电层。

优选地，所述制作方法还包括重复上述步骤D和E，以在所述基底上形成多个堆叠的芯片。

优选地，所述基底为硅晶片。

优选地，所述第一芯片介电层的厚度大于所述第一芯片的厚度，所述第二芯片介电层的厚度大于所述第二芯片的厚度。

优选地，所述第一通孔介电层、所述第二通孔介电层、所述第一芯片介电层和所述第二芯片介电层的材料相同。

本发明还提供一种三维集成电路结构，所述三维集成电路结构是如上所述任一种方法制成的。

本发明提供的三维集成电路结构的制作方法无需进行半导体衬底的减薄工艺和穿透硅通孔刻蚀工艺，因此降低了三维集成电路结构的制作成本。

附图说明