[发明专利]一种三维集成电路结构的制作方法和三维集成电路结构

权利要求书

1.一种三维集成电路结构的制作方法，其特征在于，包括：

步骤A，提供基底；

步骤B，在所述基底上形成第一芯片介电层，在所述第一芯片介电层中形成第一芯片凹槽，在所述第一芯片凹槽中嵌入第一芯片，所述第一芯片的上表面具有第一焊垫；

步骤C，在所述第一芯片介电层上形成第一通孔介电层，在所述第一通孔介电层内形成第一导电通孔和第一导电沟槽，其中所述第一导电通孔与所述第一焊垫电连接，所述第一导电沟槽位于所述第一通孔介电层的上表面；

步骤D，在所述第一通孔介电层上形成第二芯片介电层，在所述第二芯片介电层中形成第二芯片凹槽，在所述第二芯片凹槽中嵌入第二芯片，所述第二芯片的上表面具有第二焊垫；以及

步骤E，在所述第二芯片介电层上形成第二通孔介电层，在所述第二通孔介电层内形成第二导电通孔、在所述第二芯片介电层和所述第二通孔介电层内形成第三导电通孔，在所述第二通孔介电层内形成第二导电沟槽，其中所述第二导电通孔与所述第二焊垫电连接，所述第三导电通孔与所述第一导电沟槽电连接。

2.如权利要求1所述的制作方法，其特征在于，所述第一芯片介电层与所述基底之间形成有垫氧化物层。

3.如权利要求1所述的制作方法，其特征在于，所述第一通孔介电层与所述第二芯片介电层之间形成刻蚀停止层。

4.如权利要求3所述的制作方法，其特征在于，所述刻蚀停止层为含氮的碳化硅层。

5.如权利要求1所述的制作方法，其特征在于，所述第一导电沟槽包括外围导电沟槽，所述外围导电沟槽嵌入在所述第一通孔介电层的上表面不对应于所述第一芯片的区域内。

6.如权利要求1所述的制作方法，其特征在于，所述第一芯片上形成有覆盖所述第一焊垫的第一覆盖层，所述第二芯片上形成有覆盖所述第二焊垫的第二覆盖层。

7.如权利要求6所述的制作方法，其特征在于，所述第一覆盖层和所述第二覆盖层为含氮的碳化硅层或氧化物层。

8.如权利要求1所述的制作方法，其特征在于，所述第一芯片介电层、所述第一通孔介电层、所述第二芯片介电层和/或所述第二通孔介电层为低k介电层。

9.如权利要求1所述的制作方法，其特征在于，所述制作方法还包括重复上述步骤D和E，以在所述基底上形成多个堆叠的芯片。

10.如权利要求1所述的制作方法，其特征在于，所述基底为硅晶片。

11.如权利要求1所述的制作方法，其特征在于，所述第一芯片介电层的厚度大于所述第一芯片的厚度，所述第二芯片介电层的厚度大于所述第二芯片的厚度。

12.如权利要求1所述的制作方法，其特征在于，所述第一通孔介电层、所述第二通孔介电层、所述第一芯片介电层和所述第二芯片介电层的材料相同。

13.一种三维集成电路结构，其特征在于，所述三维集成电路结构是由权利要求1-12中任一项所述的方法制成的。