[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种自对准多栅纳米线FET及其制造方法。 

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。 

一般的纳米线三维多栅器件需要与金属栅后栅工艺集成以保持性能优势，但是这些纳米线多栅器件的制造工艺一般比较复杂，与主流工艺不兼容，特别是难以应用当前流行的MG(金属材料的栅极)/HK(高k材料的栅极绝缘层)栅极堆叠结构。这制约了三维多栅器件提高器件性能的能力。 

发明内容

由上所述，本发明的目的在于克服上述技术困难，采用MG/HK后栅工艺来制造自对准金属栅多栅纳米线。 

为此，本发明提供了一种半导体器件，包括：多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，沿第一方向位于多个源漏区之间；其特征在于，多个栅极堆叠结构环绕包围了多个沟道区。 

其中，鳍片的材质与应力层的材质不同。 

其中，鳍片的材质和/或应力层的材质为Si、Si Ge、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其组合。 

其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极导电层。 

其中，位于沟道区下方的栅极堆叠结构的沿第二方向的剖面形状为∑形、C形、D形及其组合。 

其中，应力层和/或源漏区包括SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其组合。 

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片以及鳍片上的硬掩模层；形成沿第二方向延伸的并且跨越了每个鳍片的多个假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成应力层以及应力层中的；沉积层间介质层覆盖鳍片、应力层以及假栅极堆叠结构；去除假栅极堆叠结构，在层间介质层中留下第一栅极沟槽，暴露出硬掩模层；刻蚀硬掩模层下方的鳍片，形成第二栅极沟槽，其中第二栅极沟槽与硬掩模层之间的鳍片构成沟道区；在第一和第二栅极沟槽中沉积形成多个栅极堆叠结构，环绕包围了多个沟道区。 

其中，鳍片的材质与应力层的材质不同。 

其中，鳍片的材质和/或应力层的材质为Si、SiGe、SiSn、GeSn、Si∶C、Si∶H、Si Ge∶C及其组合。 

其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。 

其中，第二栅极沟槽沿第二方向的剖面形状为∑形、C形、D形及其组合。 

其中，应力层和/或源漏区包括SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其组合。 

其中，形成第二栅极沟槽之后还包括：刻蚀去除硬掩模层。 

其中，假栅极堆叠包括垫氧化层和假栅极层。 

其中，形成应力层以及应力层中的源漏区的步骤进一步包括：在假栅极堆叠结构沿第一方向的两侧的鳍片上形成栅极侧墙；在栅极侧墙两侧的鳍片中刻蚀形成源漏沟槽；在源漏沟槽中外延沉积形成应 力层；在形成应力层的同时或者形成应力层之后进行掺杂，在应力层中形成源漏区。 

依照本发明的半导体器件及其制造方法，利用硬掩模和假栅结合穿通腐蚀了沟道区所在的鳍片而自对准地形成了全环绕纳米线金属多栅，增强了器件性能。 

附图说明

以下参照附图来详细说明本发明的技术方案，其中： 

图1A以及图1B、图2A以及图2B、图3A以及图3B、图4A以及图4B、图5A以及图5B、图6A以及图6B、图7A以及图7B、图8A以及图8B分别为依照本发明的FinFET制造方法各步骤的剖面示意图，其中的各图A是沿平行于沟道方向的剖视图，各图B是沿垂直于沟道方向的剖视图；以及