[发明专利]一种数据传输方法及数据接口卡

说明书

技术领域

本申请涉及数据存储技术领域，尤其涉及一种数据传输方法及数据接口卡。

背景技术

在数据存储技术领域的实际应用中，会遇到上联接口类型与下联接口类型不同的情况，上联接口和下联接口的最大区别主要表现在数据格式与速率的不同。为了实现不同接口之间的数据传输，一般会用现场可编程门阵列（FPGA，Field Programmable GateArray）来实现数据格式的转换，并且用FPGA外部的随机存储器（RAM，Random Access Memory）做缓冲实现不同速率的匹配。

下面以上联接口为万兆以太网接口，下联接口为同步数字体系上的分组技术（POS，Pakage Over Synchronous Digital Hierarchy）接口为例来讲述，现有技术是如何通过RAM存储实现数据不同速率的匹配。

图1是现有技术的数据接口卡框图，主要包括FPGA101、专用集成电路107和随机存储模块108（其中包括4片RAM）。其中，FPGA101包括：

以太网MAC核心模块（Ethernet MAC Core）102，用于完成串行以太数据到并行数据的转换，然后提取出有效的以太报文发送给第一用户逻辑模块。

第一用户逻辑模块（User Logic（1））103，用于完成以太报文的解封装，提取出专用集成电路（ASIC）107需要的信息，并最终封装成固定的格式，通过RAM控制器104存储到随机存储模块108中。

其中，专用集成电路107需要的信息包含端口号（Port_number）和数据（data）。

RAM控制器（RAM Controller）104，用于对随机存储模块108进行控制管理。

第二用户逻辑模块（User Logic（2））105，用于将数据从随机存储模块108中读出，并把读出的数据转换成下行流接口106使用的接口形式并发送至下行流接口106。

下行流接口（DOWN Stream Interface）106，用于将来自第二用户逻辑模块105的数据以标准的接口形式发送到专用集成电路107，标准的接口包括但不限于如第四层第二阶段系统分组接口（SPI-4．2，System Packet interface Level4,Phase2）、第一层通过同步数字体系提供的IP分组（POS level I，Pakage Over Synchronous Digital Hierarchy level 1）、第二层通过同步数字体系提供的IP分组（POS level II，Pakage Over Synchronous Digital Hierarchy level2）等。

专用集成电路107，用于实现标准的接口到下联的串行物理接口的转换。串行物理端口如光接口。

基于上述的系统结构，随机存储模块108中的数据格式如图2所示。随机存储模块108中包括结构相同的N个并行端口。对于每一个端口，需要在RAM空间中划分出缓冲区描述符表（BDT，Buffer Descriptor Table）和数据存储区两部分，其中缓冲区描述符表用作存放一个循环链表，而数据存储区用于存储数据。以端口0为例，缓冲区描述符表中包括M个结点，其中第i个结点包括（1≤i<M，1≤j）：

数据缓冲区指针i，指向该结点对应的数据块在RAM中的首地址；

有效数据字节长度j，用于表明该结点对应的数据块的有效数据字节长度；

下一个结点指针，用于指向第i+1个结点在RAM中的首地址。

第M个结点包括：

数据缓冲区指针M，指向该结点对应的数据块在RAM中的首地址；

有效数据字节长度j，用于表明该结点对应的数据块的有效数据字节长度；

下一个结点指针，用于指向第1个结点在RAM中的首地址。

需要注意的是，不同结点对应的数据块的有效数据字节长度不一定相同。

基于上面的存储方式，FPGA需要维护缓冲区描述符表，下面以结点i（1≤i<M）为例介绍存储过程中FPGA的处理过程：

（1）首先，根据第（i-1）结点的数据缓冲区指针i-1以及第i-1结点对应的数据块的有效数据字节长度，计算出对应的该结点的数据缓冲区指针i。

（2）接着，根据从第一用户逻辑模块103发送过来的数据，计算出第i结点对应的数据块的有效数据字节长度。