[发明专利]去耦电容器及其制造方法

说明书

技术领域

本发明涉及半导体集成电路器件及制造方法。

背景技术

半导体集成电路（IC）中的供电线路供应电流用于对IC中的有源和无源器件进行充电和放电。例如，当时钟进行转换时，数字互补金属氧化物半导体（CMOS）电路牵引电流。在电路运行期间，供电线路供应相对高强度的瞬变电流，这能够使供电线路产生电压噪音。当瞬变电流的波动时间较短时或者其寄生电感或寄生电阻较大时，供电线路的电压将产生波动。

IC的工作频率可以是数百兆赫兹（MHz）到数千兆赫兹（GHz）的数量级。在这样的电路中，时钟信号的上升时间是非常短的，所以供电线路中的电压波动可能是非常大的。给电路供电的供电线路中的不期望的电压波动能够导致其内部信号产生噪音并降低噪音容限。噪音容限的降低能够降低电路可靠性或者甚至导致电路失效。

为了减小供电线路中的电压波动的幅度，通常在不同的供电线路的终端之间或者在供电线路和接地线之间使用滤波或去耦电容器。去耦电容器充当电荷储存器，对电路额外供应电流以防止供给电压的瞬间降低。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种结构，包括：

半导体衬底，具有：至少两个有源区，每一个都具有至少一个有源器件，所述有源器件包括栅电极层，以及浅沟槽隔离（STI）区，位于所述有源区之间；以及

去耦电容器，包括：第一伪导电图案和第二伪导电图案，形成在所述STI区上方的同一栅电极层中，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及介电材料，位于所述第一伪导电图案和所述第二伪导电图案之间。

在上述结构中，其中，所述第一伪导电图案与VDD连接。

在上述结构中，其中，所述第一伪导电图案与VDD连接，其中，所述第二伪导电图案与VSS连接。

在上述结构中，其中，所述第一伪导电图案与VDD连接，其中，所述第一伪导电图案经由第一接触通孔与导线层中的VDD总线连接，以及所述第二伪导电图案经由第二接触通孔与导线层中的VSS总线连接。

在上述结构中，其中，所述第一伪导电图案与VDD连接，其中，所述第一伪导电图案经由第一接触通孔与导线层中的VDD总线连接，以及所述第二伪导电图案经由第二接触通孔与导线层中的VSS总线连接，其中，所述第一伪导电图案和所述第二伪导电图案的每一个都几乎延伸所述VDD总线和所述VSS总线之间的距离。

在上述结构中，其中，所述第一伪导电图案和所述第二伪导电图案是线段，每一个的长度都大于所述有源区的宽度。

在上述结构中，其中，每个有源区具有至少一个栅电极，每个栅电极具有栅极宽度，并且所述第一伪导电图案和所述第二伪导电图案每一个都长于所述栅极宽度。

在上述结构中，其中，所述第一伪导电图案和所述第二伪导电图案由多晶硅形成。

在上述结构中，其中，所述第一伪导电图案和所述第二伪导电图案由金属栅极材料形成。

在上述结构中，其中，所述至少一个有源器件是MOSFET。

在上述结构中，其中，所述至少一个有源器件是双极结型晶体管。

根据本发明的另一方面，还提供了一种方法，包括：

提供半导体衬底，所述半导体衬底具有至少两个有源区以及位于所述有源区之间的浅沟槽隔离（STI）区；

在所述衬底上方形成单栅电极层，所述栅电极层具有：至少一个栅电极，位于所述至少两个有源区中的每一个的上方，以及第一伪导电图案和第二伪导电图案，位于所述STI区上方，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及

在所述第一伪导电图案和所述第二伪导电图案之间提供介电材料，从而形成去耦电容器。

在上述方法中，进一步包括经由第一接触通孔将所述第一伪导电图案连接至导线层中的VDD总线，以及经由第二接触通孔将所述第二伪导电图案连接至所述导线层中的VSS总线。

在上述方法中，其中，所述第一伪导电图案和所述第二伪导电图案是线段，每一个的长度都大于所述有源区的宽度。

在上述方法中，其中，每一个有源区具有至少一个栅电极，每一个栅电极具有栅极宽度，并且所述第一伪导电图案和所述第二伪导电图案每一个都长于所述栅极宽度。