[发明专利]一种应变SiGe垂直CMOS集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种应变SiGe垂直CMOS集成器件及制备方法。

背景技术

半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。

Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方向。

采用应变Si、SiGe技术是通过在传统的体Si器件中引入应力来改善迁移率，提高器件性能。可使硅片生产的产品性能提高30%～60%，而工艺复杂度和成本却只增加1%～3%。对现有的许多集成电路生产线而言，如果采用应变SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。

随着器件特征尺寸进入亚50纳米阶段，在对应变Si、SiGe CMOS平面结构的研究过程中也遇到了诸多难题：短沟道效应、热载流子效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿，遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，这些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研究新结构的器件就变的尤为重要。

发明内容

本发明的目的在于提供一种应变SiGe垂直CMOS集成器件及制备方法，实现了SiGe材料应用应力的各向异性提高电子和空穴迁移率。本发明制备出导电沟道为22～45nm的应变SiGe垂直CMOS集成器件及电路，提高了器件与集成电路的性能。

本发明的目的在于提供一种应变SiGe垂直CMOS器件，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。

进一步、垂直NMOS导电沟道为回型，且沟道方向与衬底表面垂直。

本发明的另一目的在于提供一种应变SiGe垂直CMOS集成器件及电路制备方法，包括如下步骤：

第一步、选取掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3的P型Si衬底片；

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上连续生长五层材料：第一层是厚度为0.5～1.0μm的N型Si外延层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为NMOS漏区；第二层是厚度为3~5nm的N型应变SiGe层，掺杂浓度为1～5×10¹⁸cm^-3，Ge组分为10％，作为NMOS的第一N型轻掺杂源漏结构（N-LDD）层；第三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为梯度分布，下层为10％，上层为20～30%的梯度分布，作为NMOS沟道区；第四层是厚度为3~5nm的N型应变SiGe层，掺杂浓度为1～5×10¹⁸cm^-3，Ge组分为为20～30%，作为NMOS的第二N型轻掺杂源漏结构（N-LDD）层；第五层是厚度为200～400nm的N型Si层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为NMOS源区；