[发明专利]一种应变SiGe垂直CMOS集成器件及制备方法

权利要求书

1.一种应变SiGe垂直CMOS器件，其特征在于，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。

2.根据权利要求1所述的应变SiGe垂直CMOS器件，其特征在于，垂直NMOS导电沟道为回型，且沟道方向与衬底表面垂直。

3.一种权利要求1-2任一项所述应变SiGe垂直CMOS集成器件及电路制备方法，其特征在于，包括如下步骤：

第一步、选取掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3的P型Si衬底片；

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上连续生长五层材料：第一层是厚度为0.5～1.0μm的N型Si外延层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为NMOS漏区；第二层是厚度为3~5nm的N型应变SiGe层，掺杂浓度为1～5×10¹⁸cm^-3，Ge组分为10％，作为NMOS的第一N型轻掺杂源漏结构（N-LDD）层；第三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为梯度分布，下层为10％，上层为20～30%的梯度分布，作为NMOS沟道区；第四层是厚度为3~5nm的N型应变SiGe层，掺杂浓度为1～5×10¹⁸cm^-3，Ge组分为为20～30％，作为NMOS的第二N型轻掺杂源漏结构（N-LDD）层；第五层是厚度为200～400nm的N型Si层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为NMOS源区；

第三步、利用化学汽相淀积（CVD）的方法，在600～780℃，在衬底表面淀积一层SiO₂，光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为0.73～1.45μm的深槽；利用化学汽相淀积（CVD）的方法，在600～750℃，在深槽中选择性外延生长一层N型弛豫Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，厚度为0.72～1.42μm，再生长一N型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为10～30%，厚度为10～20nm，最后生长一本征弛豫Si帽层，厚度为3～5nm，将沟槽填满，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂；

第四步、利用化学汽相淀积（CVD）的方法，在600～780℃，在衬底表面淀积一层SiO₂，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为1～2μm的深槽；利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO₂和一层SiN，同样将深槽内表面覆盖，最后淀积SiO₂将深槽内填满，用化学机械抛光（CMP）方法除去多余的氧化层，形成深槽隔离；光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为0.3～0.5μm的浅槽；利用化学汽相淀积（CVD）方法，在600～780℃，在浅槽内填充SiO₂；用化学机械抛光（CMP）方法除去多余的氧化层，形成浅槽隔离；

第五步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO₂和一层SiN，形成阻挡层；光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的漏沟槽；利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO₂，形成NMOS漏沟槽侧壁隔离，干法刻蚀掉表面的SiO₂，保留漏沟槽侧壁的SiO₂，利用化学汽相淀积（CVD）方法，在600～780℃，淀积掺杂浓度为1～5×10²⁰cm^-3的N型Ploy-Si，将沟槽填满，化学机械抛光（CMP）方法去除衬底表面多余Ploy-Si，形成NMOS漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO₂和SiN；

第六步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO₂和一层SiN，再次形成阻挡层；光刻NMOS栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积一层厚度为5～8nm的HfO₂，形成NMOS栅介质层，然后利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的N型Poly-Si，将NMOS栅沟槽填满，再去除掉NMOS栅沟槽以外表面部分Poly-Si和HfO₂，形成NMOS栅、源区，最终形成NMOS；利用湿法腐蚀，刻蚀掉表面的层SiO₂和SiN；

第七步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO₂，光刻PMOS有源区，利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层厚度为10～15nm的SiO₂和一层厚度为200～300nm的Poly-Si，光刻Poly-Si和SiO₂，形成PMOS虚栅；对PMOS进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）；

第八步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面上淀积一层厚度为3～5nm的SiO₂，干法刻蚀掉衬底表面上的SiO₂，保留Ploy-Si侧壁的SiO₂，形成PMOS栅电极侧墙；再对PMOS有源区进行P型离子注入，自对准生成PMOS的源区和漏区，使源漏区掺杂浓度达到5×10¹⁹～1×10²⁰cm^-3；

第九步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积SiO₂层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS；

第十步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积SiO₂层，光刻NMOS和PMOS的栅、源和漏区引线孔，金属化，溅射金属，光刻引线，构成导电沟道为22~45nm的垂直结构应变SiGe CMOS集成器件及电路。