[发明专利]半导体结构的形成方法及处理方法

说明书

技术领域

本发明涉及半导体制作工艺，尤其涉及一种对金属互连结构的的形成方法及处理方法。

背景技术

随着超大规模集成电路（ULSI）的发展，半导体器件的特征尺寸不断缩小，线宽变窄，导致互连线之间阻容耦合增大，从而使得信号传送延时、干扰噪声增强和功率耗散增大，器件频率受到抑制。这些问题，已经成为发展高速、高密度、低功耗和多功能集成电路的瓶颈。采用低介电常数（Low k）介质薄膜代替传统SiO₂介质（k≈4）作为层间介质材料是降低互连延迟、串扰和能耗的重要手段。

美国半导体工业协会1997年发布的《美国国家半导体技术发展目标》报告认为，当集成电路的特征尺寸为0.18μm时需要介电常数k为2.5~3.0的介电材料；特征尺寸为0.15μm时需要介电常数k为2.0~2.5的介电材料；特征尺寸为0.13μm时则需要介电常数k小于2.0的超低介电材料。

由于空气是目前能获得的最低K值的材料（K=1.0），在介质层中形成空气隙或孔洞可以有效的降低介质层的K值。因此，为了能使得介电常数低于2.0，现在广泛应用的超低介电材料为多孔材料。但是由于多孔材料的多孔性，在除去光刻胶、湿法刻蚀或清洗的过程中，多孔材料容易吸附水汽或者有机杂质，且所述水汽和有机杂质可能与多孔材料发生反应，使得原本具有低介电常数的超低介质层受到损伤，超低介质层的介电常数增大，影响了互连结构的电学性能。类似的，低介电材料也会出现相似的问题，只是受影响的程度较低。

发明内容

本发明解决的问题是：由于除去光刻胶、湿法刻蚀或清洗等步骤，使低介电膜层中滞留或吸附大量水汽和有机物，导致介电常数K升高。

为解决上述问题，本发明提出了一种半导体结构的形成方法，包括：

提供半导体基底；

在所述半导体基底上形成低介电材料层；

刻蚀所述低介电材料层，在所述低介电材料层内形成通孔或沟槽；

对形成有通孔或沟槽的低介电材料层进行退火，所述退火在氮气、氘气和氢气的混合气体、氮气和氘气的混合气体或氮气和氢气的混合气体的氛围下进行；

在所述退火之后在所述通孔或沟槽内填充金属材料。

可选的，所述低介电材料层为介电常数小于2.55的超低介电材料层。

可选的，所述低介电材料层为多孔膜层。

可选的，所述低介电材料层是利用甩胶技术制备的多孔SiO2或多孔高聚物，或者是利用电子回旋共振等离子体制备的SiCOH膜层，或者是利用等离子体增强化学气相沉积技术制备的硅基纳米多孔膜层。

可选的，在所述低介电材料层内形成通孔或沟槽，包括：

利用双大马士革工艺在所述低介电材料层内形成通孔及连接通孔的沟槽。

可选的，刻蚀所述低介电材料层，在所述低介电材料层内形成通孔或沟槽，包括：

在所述低介电材料层上形成光刻胶图案；

利用所述光刻胶图案刻蚀所述低介电材料层；

利用灰化法去除所述光刻胶图案。

可选的，刻蚀所述低介电材料层，在所述低介电材料层内形成通孔或沟槽，包括：

在所述低介电材料层上形成硬掩膜层；

在所述硬掩膜层上形成光刻胶图案；

利用所述光刻胶图案刻蚀所述硬掩膜层；

利用刻蚀后的硬掩膜层作为掩模刻蚀所述低介电材料层。

可选的，在所述低介电材料层内形成通孔或沟槽后，退火之前还包括进行湿法清洗的步骤。

可选的，在所述通孔或沟槽内填充金属材料，包括：

在所述通孔或沟槽中沉积籽晶层；

利用电镀的方式在所述通孔或沟槽中填满金属材料。

可选的，所述填充金属材料的步骤中，所填充的金属材料为钨或铜。

可选的，所述退火的温度范围为280℃~450℃。

可选的，所述退火的时间范围为20min~60min。

可选的，所述退火的混合气体中，氮气所占体积流量比为90%~95%、氘气所占体积流量比为0~10%、氢气所占体积流量比为0~10%。

可选的，在所述湿法清洗后进行退火和填充金属的步骤，所述填充金属的方式包括：在所述通孔或沟槽中沉积籽晶层；

从所述湿法清洗结束到开始退火或从退火结束到开始沉积填充金属材料，之间的时间间隔控制在2小时以内。