[发明专利]一种可级联的多通道DDS信号发生器

说明书

技术领域

本发明属于信号发生器技术领域，更为具体地讲，涉及一种可级联的多通道DDS信号发生器。

背景技术

DDS信号发生器是一种通用的提供激励信号的装置。它所提供的信号包括正弦波、方波、三角波等标准波形，幅度调制、频率调制等调制波形，以及用户编辑的任意波形，同时波形的幅度、频率等参数也可以由用户设定。其基本结构如图1，将频率控制字K输入到相位累加器进行累加，相位累加器输出地址寻址波形存储器中的波形数据，然后将寻址到的波形数据经过数模转换（DA）得到模拟波形，经过模拟电路滤波和幅度控制后输出波形。其中初始相位寄存器输出初始相位字与相位累加器输出的地址进行相加后再寻址波形存储器中的波形数据，用于调整输出波形的初始相位；时钟发生器用于产生时钟信号给相位累加器、加法器、波形存储器以及D/A转换电路，使它们保持同步。

通道数量是DDS信号发生器的一项重要指标，相比单通道DDS信号发生器，多通道DDS信号发生器能提供更强的实用性及更大的灵活性。它将多个单独的通道整合在一个机箱内部，通道间不仅共享同一个参考地平面和时钟源，还要求提供精密的通道内同步和级联能力，以获得更多的具有精密同步关系的输出波形。

可级联的多通道DDS信号发生器的同步包括系统内同步和系统间同步。系统内同步是指单台可级联的多通道DDS信号发生器各个通道之间的同步；系统间同步是指多台可级联的多通道DDS信号发生器级联工作时它们之间通道的同步。

传统的低采样率的可级联的多通道DDS信号发生器的同步，只需保证采样时钟的同步即可保证系统内同步和系统间同步。随着采样速率的不断提高，由于单片器件工作时钟的限制，不仅需要采样时钟，还需要数据时钟。采样时钟用于同步可级联的多通道DDS信号发生器中的DAC，而数据时钟用于同步可级联的多通道DDS信号发生器中的相位累加器和波形存储器。采样时钟和数据时钟不再是同一时钟速率，数据时钟是采样时钟的分频数。

对于采样时钟的分频，现有技术多通道DDS信号发生器是每个通道分别进行的。无论是采用DLL还是PLL实现分频，在它们对采样时钟进行分频并锁定的工作过程中，均需要一定的锁定时间，而这一锁定时间又会受到物理器件和工作环境的影响，锁定时间差异会导致最终锁定后输出的分频得到的数字时钟出现相位差。图2给出了4分频情况下数据时钟可能出现的几种不同的相位差。

因此，即使各个通道的采样时钟没有偏差，各通道内部的锁相环也可能无法同时锁定各自的数据时钟，引起相位累加时钟的差异，而在不同的时钟上升沿开始累加。由于相位累加器开始累加的时刻具有随机性，因此各通道产生相位地址的时刻也具有随机性，最终导致无法在同一时刻从波形存储器取回相同的波形幅值数据送入DAC进行数模转换。相位累加时钟相差一个采样时钟周期，波形幅值序列就会错开一个点。

以采样时钟频率为1GHz，数据时钟频率为125MHz为例。假设输出波形频率为125MHz，由于一个周期的输出波形仅有8个波形幅值样点构成，若通道1和通道2的数据时钟存在一个采样时钟周期的延迟，就会造成波形幅值样点序列错开一个点，波形相位则会相差45度，如图3所示。

下列式子给出了可级联的多通道DDS信号发生器内通道间单个输出波形幅值样点的延迟所造成的通道间输出波形相位差。

fclkfout=m---(1)]]>

2πn=Δp---(2)]]>

由式（1）和（2）可以推出下式：