[发明专利]非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求于2011年7月6日提交的申请号为10-2011-0066804的韩国专利申请的优先权，其全部内容通过引用的方式合并在本文中。

技术领域

本发明的实施例总体而言涉及一种非易失性存储器件及其制造方法，更具体而言涉及一种具有三维(3D)结构的非易失性存储器件及其制造方法。

背景技术

随着存储器件领域例如非易失性存储器件的进展，对存储器件的高集成度的要求日益提高。在已知技术中，通过使用减小以二维(2D)方式布置在半导体衬底之上的存储器单元的尺寸的方法来增大特定面积内的存储器件的集成度。然而，存储器单元的尺寸的减小在物理上是有限的。为此，最近提出一种通过将存储器单元以3D方式布置在半导体衬底之上来制造高度集成的存储器件的方法。如果，如上所述，存储器单元以3D方式布置，则与以2D方式布置的存储器单元相比，可有效地利用半导体衬底的面积并且可提高集成度。

在3D非易失性存储器件中，具有U形存储串的3D非易失性存储器件包括U形沟道层。每个U形沟道层包括第一和第二垂直沟道层以及用于将第一和第二垂直沟道层耦接的管道沟道层。3D非易失性存储器件还包括沿第一和第二垂直沟道层中的每个形成的多个单元栅以及形成在U形沟道层两端的选择栅，并且所述多个单元栅通过插入在彼此之间的层间绝缘层而彼此层叠和隔离。单元栅和选择栅被形成为包围U形沟道层。在单元栅与U形沟道层之间形成存储层。存储层包括：隧道绝缘层，所述隧道绝缘层被形成为与U形沟道层的外壁邻接并包围U形沟道层；电荷陷阱层，所述电荷陷阱层被形成为包围隧道绝缘层；以及阻挡绝缘层，所述阻挡绝缘层被形成为包围电荷陷阱层。在单元栅与U形沟道层之间还形成栅绝缘层。

3D非易失性存储器件可通过将电子注入形成在单元栅与U形沟道层的交叉处的电荷陷阱层来储存数据，并且可通过将注入电荷陷阱层的电荷从电荷陷阱层向U形沟道层放电来擦除数据。尤其地，为了在擦除操作中在选择栅侧生成空穴，诱发栅致漏极泄漏(GIDL)，并且将生成的空穴引入U形沟道层。因此，在U形沟道层与电荷陷阱层之间生成电位差，使得电荷陷阱层内的电子被放电。然而，在此擦除操作中，存在的缺点是，擦除操作信号具有复杂的波形，为了诱发GIDL增加擦除时间，并且选择栅的可靠性恶化。

发明内容

本发明的实施例涉及一种3D非易失性存储器件及其制造方法，其中所述3D非易失性存储器件能够提高具有大致U形存储串的非易失性存储器件的擦除速度。

在本发明的一个实施例中，一种非易失性存储器件包括：第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层都实质上平行地从半导体衬底大致地向上突出；第一栅极组，所述第一栅极组被配置成包括多个存储器单元栅，所述多个存储器单元栅实质上沿所述第一垂直沟道层层叠并且实质上被插入在所述存储器单元栅之间的层间绝缘层彼此隔离；第二栅极组，所述第二栅极组被配置成包括多个存储器单元栅，所述多个存储器单元栅实质上沿所述第二垂直沟道层层叠并且实质上被插入在所述存储器单元栅之间的层间绝缘层彼此隔离；管道沟道层，所述管道沟道层被配置成将所述第一垂直沟道层与所述第二垂直沟道层耦接；以及沟道层延伸部分，所述沟道层延伸部分大致地从所述管道沟道层向所述半导体衬底延伸并且被配置成将所述管道沟道层与所述半导体衬底耦接。

在本发明的另一实施例中，一种制造非易失性存储器件的方法包括以下步骤：实质上在半导体衬底之上形成牺牲层图案；通过实质上在所述牺牲层图案之上交替层叠多个第一和第二材料层形成层叠结构；形成第一和第二沟道孔，所述第一和第二沟道孔被配置成穿透所述层叠结构并且实质上使所述牺牲层图案暴露出来；通过实质上去除所述牺牲层图案来形成管道沟道孔；大致地在所述管道沟道孔的表面上并且实质上在所述第一和第二沟道孔内形成半导体层；形成缝隙，所述缝隙被配置成穿透实质上位于所述第一和第二沟道孔与所述半导体层之间的层叠结构并且向下延伸到所述半导体衬底；以及利用半导体层实质上填充所述管道沟道孔和从所述管道沟道孔延伸到所述半导体衬底的所述缝隙的一部分。