[发明专利]半导体存储器元件及包含此元件的并列调整装置

说明书

技术领域

本发明是关于一种具有参考晶胞调整电路的半导体存储器元件以及包含此元件的并列调整装置。

背景技术

半导体存储器元件用以储存和读取数据的元件。半导体存储器元件可分类为易失性存储器元件和非易失性存储器元件。非易失性存储器元件包含电子可抹除可编程只读存储器(Electrically Erasable and Programmable ROM,EEPROM)晶胞，例如快闪式电子可抹除可编程只读存储器(以下简称flashEEPROM)晶胞。图1显示一flash EEPROM晶胞10的垂直剖面图。参照图1，一N型源极区13和一N型漏极区14形成于一P型基底(substrate)12上方。一P型信道区域(未绘出)形成于该N型源极区13和该N型漏极区14之间。由一绝缘层15所隔离的一浮接栅极16形成在该P型信道区域上方。由另一绝缘层17所隔离的一控制栅极18形成在该浮接栅极16上方。

图2显示该flash EEPROM晶胞10在编程(program)和抹除(erase)运作期间的临界电压分布状况。参照图2，该flash EEPROM晶胞10在编程运作期间具有较高的临界电压分布(约为6至7V)，而在抹除运作期间具有较低的临界电压分布(约为1至3V)。

参照图1，为了编程该flash EEPROM晶胞10，一个高的正电压VG(例如10V)会施加至该晶胞10的该控制栅极18上。此外，一个中等的正电压VD(例如4.5V)会施加至该晶胞10的该漏极区14上，且该源极电压和该基底电压为0V。在编程运作期间，热电子必须由邻近该漏极区14的信道区域注入至该浮接栅极电极，因此EEPROM晶胞的临界电压会提高。

为了抹除该flash EEPROM晶胞10，一个负电压VG(例如-10V)会施加至该晶胞10的该控制栅极18上。此外，施加至该晶胞10的该源极区13的电压VS会设定为5.5V且施加至该晶胞10的该漏极区14的电压VD为浮接电压。在抹除运作期间，由于在编程运作期间所注入至该浮接栅极16的热电子必须被移除，因此EEPROM晶胞的临界电压会减少。

为了确认一EEPROM晶胞是否被抹除或被编程，会通过一参考晶胞来确认该EEPROM晶胞的状态。举例而言，该EEPROM晶胞的电流会和该参考晶胞的电流进行比较，而比较的结果会用来确认该EEPROM晶胞为一已编程晶胞或一已抹除晶胞。因此，产生参考晶胞的准确电流对于决定该EEPROM晶胞的状态是很重要的。

参考晶胞会由存储器的制造者预先编程或调整(trim)以根据一已知的栅极电压产生一特定的电流。图3显示一已知半导体存储器元件30的方块示意图。参照图3，该半导体存储器元件30包含一参考晶胞302、一输入/输出垫304、一比较器306和一电压供应控制器308。在该参考晶胞302的调整过程中，该参考晶胞302会通过该电压供应控制器308所提供的偏压电压V_B而进行编程。

一参考晶胞电流I_REF会根据该偏压电压V_B而出现在该参考晶胞302的一源极区和一漏极区之间。该比较器306比较来自一测试机台(未绘出)且经由该输入/输出垫304流入的一外部偏压电流I_X和该参考晶胞电流I_REF以产生一比较信号CS。该电压供应控制器308接收该比较信号CS，并根据该比较信号CS产生该参考晶胞302的该偏压电压V_B以调整该参考晶胞电流I_REF的电流值。当该参考晶胞电流I_REF的电流值在该外部偏压电流I_X的给定误差范围内时，终止该参考晶胞302的调整程序。

在已知调整程序中，测试机台必须经由输入/输出垫来提供固定的电流。如果有8个参考晶胞要被调整，会需要8个独立的定电流源供应给在测试板上的8个半导体存储器元件。如此的调整装置需要复杂的硬件和软件来实施。此外，在制造过程中很难准确地测量电流是否在设定的范围内。因此，会花费大量的调整测试时间在参考晶胞上而增加成本。为了解决上述问题，有必要提出一种改良的调整方法和调整装置。

发明内容

本发明的目的是提供一种具有参考晶胞调整电路的半导体存储器元件。