[发明专利]存储电路与字线控制电路

说明书

技术领域

本发明有关于内存，特别是有关于存储电路。

背景技术

存储电路包括多个存储单元以储存数据。存储电路可运作于三种 模式，包括启动(active)模式、睡眠(sleep)模式、以及节能(power down) 模式。当存储电路运作于启动模式中，数据可被正常地写入存储电路 或由存储电路读出，但存储电路的耗电量较高。当存储电路运作于睡 眠模式，存储电路的耗电量减低，而之前写入的数据仍旧可被保留于 存储电路中，但存储电路无法接受新数据的写入，也无法由存储电路 读出数据。当存储电路运作于节能模式，存储电路的耗电量减到最低， 且存储电路无法保留之前写入的数据。

图1A为第一现有存储电路100的方框图。现有存储电路100包 括两个PMOS晶体管101、102以及存储单元阵列110。存储单元阵列 110包括多个存储单元供数据储存。PMOS晶体管101的面积较PMOS 晶体管102的面积为大。PMOS晶体管101耦接于第一电压端V_DD与 节点103之间，而PMOS晶体管102耦接于第一电压端V_DD与节点103 之间，且存储单元阵列110耦接于节点103与地电位GND之间。当存 储电路100于启动模式中运作，启动信号启动PMOS晶体管101，而 睡眠信号关闭PMOS晶体管102。当存储电路100于睡眠模式中运作， 启动信号关闭PMOS晶体管101，而睡眠信号启动PMOS晶体管102。 当存储电路100于节能模式中运作，启动信号关闭PMOS晶体管101， 而睡眠信号关闭PMOS晶体管102，以切断存储单元阵列100的供电。

因为第一现有存储电路100的存储单元阵列110于节能模式下的 供电被切断，当存储电路100的运作模式由节能模式切换至启动模式 时，存储电路100的所有子电路必须在正常运作之前被充电至启动模 式下的电位。对子电路的充电需要大量的耗能，因此需要长的充电时 间(称之为苏醒时间wakeup time)。当存储电路100的运作模式由节能 模式切换至启动模式时，大的充电耗能(rushing power)会使存储电路 100的效能降低，而长的苏醒时间亦使存储电路100的效能降低。

为了减少充电耗能，图1B的存储电路170被提供。存储电路170 包括多个PMOS晶体管171～17n，以及多个延迟单元182～18(n-1)。 PMOS晶体管171～17n耦接于第一电压端VDD与节点VVDD之间， 对存储单元阵列供电。当睡眠信号自逻辑高电位切换至逻辑低电位， 存储电路的运作模式自睡眠模式切换至启动模式，而睡眠信号被送至 第一PMOS晶体管171的栅极以启动第一PMOS晶体管171。延迟的 睡眠信号接着被送至第二PMOS晶体管172的栅极以启动第二PMOS 晶体管172。PMOS晶体管171、172、…、17n因此依次被启动以降低 充电耗能。但存储电路170的苏醒时间却因此而被延长，因而降低了 存储电路170的效能。因此，需要一个存储电路，自节能模式切换至 启动模式时的充电耗能及苏醒时间可有效地被减少。

发明内容

为了减少存储电路的充电耗能的技术问题，本发明提供一种新的 存储电路与字线控制电路。

本发明提供一种存储电路，包括第一PMOS晶体管、第二PMOS 晶体管、第一NMOS晶体管、第二NMOS晶体管以及存储单元阵列。 第一PMOS晶体管耦接于第一电压端与第一节点之间。第二PMOS晶 体管耦接于第一电压端与第二节点之间。第一NMOS晶体管，耦接于 第三节点与第二电压端之间。第二NMOS晶体管耦接于第四节点与第 二电压端之间。存储单元阵列包括多个存储单元，其中存储单元的至 少一个包含第一反相器及第二反相器，其中第一反相器的正电源端耦 接至第一节点，第一反相器的负电源端耦接至第三节点，第二反相器 的正电源端耦接至第二节点，且第二反相器的负电源端耦接至第四节 点。