[发明专利]一种槽型半导体功率器件的制造方法

说明书

  

技术领域

    本发明涉及半导体功率器件技术领域，确切地说涉及一种具有延伸介质槽和槽栅结构的低功耗半导体功率器件的制造方法。 

背景技术

功率MOSFET是多子导电型器件，具有输入阻抗高、频率高、导通电阻具有正温度系数等诸多优点。这些优点使其在功率电子领域得到了广泛应用，大大提高了电子系统的效率。 

器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，导致器件的导通电阻( )增加，开态功耗增大。器件导通电阻R_on与击穿电压BV存在如下关系：即。 

随着制造工艺的进步，硅片上元胞密度做越来越大，常规的平面栅VDMOS的比导通电阻下降受JFET（Junction field effect transistor）效应的限制已经达到极限。由于UMOS（U-type trench MOS，U型沟槽MOS）具有无JFET效应及高沟道密度的优势，随着工艺的进步，其比导通电阻可以做的很小。但即使采用的UMOS结构，当在高压大电流应用时，由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。 

在美国专利US patent 521627, 1993, semiconductor power devices with alternation conductivity type high-voltage breakdown regions【具有交替导电类型高耐压区的半导体功率器件】，提出在纵向功率器件(尤其是纵向MOSFET)中采用交替的P柱区和N柱区作为漂移区的思想，并称其为“复合缓冲层”。 

1997年Tatsuhiko等人（theory of semiconductor superjunction devices, Japanese Journal of Applied Physics,1997【半导体超结器件理论，日本应用物理学报】）提出了“超结理论”。此后“超结”(superjunction, SJ)这一概念被众多器件研究者所引用。 

将超结引入功率VDMOS，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDMOS, 其工艺实现的难度较大。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越长，常规“超结”结构是采用多次外延、多次注入工艺形成外延层200X和离子注入区域300X（X代表外延或者离子注入的序数），如图1（a）；然后经过退火工艺形成第一导电类型的半导体漂移区2'和第二导电类型的半导体漂移区3'，见图1（b）所示。随着VDMOS器件耐压的提供，制作长P柱区和N柱区时外延和注入的次数很多，工艺难度很大，成本高；而且采用多次外延、多次注入以及退火，难以形成高浓度的窄P型或N型柱，因而限制了器件导通电阻的进一步降低；其次，器件的体二极管反向恢复变硬等，而且在大电流应用时候会有可靠性下降以及由于横向PN结耗尽层扩大造成的导通电阻下降等问题。 

美国专利US7,230,310B2，（method of manufacturing semiconductor device having composite buffer layer, 【具有复合缓冲层的半导体器件的制造方法2007】）中采用刻槽并键合的方式形成超结结构，但对于刻槽的精度要求很高，工艺难度较大。 

文献（Yoshiyuki Hattori, Takashi Suzuki, Masato Kodama, Eiko Hayashii, and Tsutomu Uesugi，Shallow angle implantation for extended trench gate power MOSFETs with super junction structure，【在具有延伸槽栅的超结功率MOSFET中的小倾角注入】 ISPSD,2001）提出了一种利用小倾角注入形成的槽栅超结VDMOS结构，在一定程度上降低了工艺成本。而且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在要求低功耗功率电子领域具有很好的应用前景。但是这种工艺中注入离子穿透槽侧壁的氧化层，故需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，耐压也做不高。