[发明专利]测试电路、集成电路、以及测试电路布局方法

说明书

技术领域

本公开涉及一种包括被测器件的测试电路、一种测试电路的布局方法、以及一种集成电路，其中，例如，该测试电路用于半导体器件的制造过程中的晶片级的性能评估，并且所述集成电路通过使用与测试电路的布局方法相同的布局方法来制造。

背景技术

在相关技术中，为了在半导体器件的制造过程中进行晶片级的电性能评估，在晶片（wafer）（基板（substrate））上提供用于晶片出货检查的测试结构，其被称为TEG（测试元件组）。所述测试结构通常包括：多个被测器件（以下将其称为DUT）；电极焊盘，将其与诸如例如晶片测试仪的评估设备的探针（probe）相接触；以及连接配线（wiring）（连接引脚（pin）），用于建立DUT和电极焊盘之间的电连接。

另外，在相关技术中，已经提出了在这种测试结构中的各种布局设计图案（例如，参见美国专利7,489,151，以下将其称为专利文献1）。图21示出了专利文献1中所提出的测试结构的布局设计图案的示意性配置。顺便提及，图21为一个DUT和该DUT附近的示意性平面图。

专利文献1示出了将MOS（金属氧化物半导体）晶体管200用作DUT的例子。根据专利文献1，如图21中所示，通过L形路由结构201所形成的连接引脚分别被连接到MOS晶体管200的栅极、漏极、源极、以及阱（体）。

发明内容

通常，将以上所描述的测试结构布置被形成以预定方向上延伸的划线（sribe line）上和/或被形成以在晶片中与该预定方向相垂直的方向上延伸的划线上。因此，例如，当测试结构的形成的区域的一般形状为水平长形时，需要将整个测试结构的布局设计图案根据设计时测试结构被布置在其上的划线的延伸方向而旋转90度。

在这种情况下，例如，当在不改变测试结构中的布局设计图案的情况下将整个测试结构的布局设计图案旋转90度时，会出现下列问题。例如，在测试结构中的DUT为MOS晶体管的情况下，栅极电极根据测试结构被布置在其上的划线的延伸方向，沿预定方向和垂直于该预定方向的方向的混合方向上延伸。在该情况下，在测试结构的制造过程中，栅极电极的大小的变化增加（例如，参见“Intra－Field Gate CD Variability and Its Impact On Circuit Performance”，IEDM 1999，第479~482页）。

顺便提及，为了应对这种问题，例如，诸如形成大小小于40nm的图案的改进的工艺技术可以根据设计规则而指定栅极电极沿一个统一的方向延伸。然而，在该情况下，需要根据测试结构被布置在其上的划线的延伸方向对整个测试结构的布局设计图案进行校正，因此该设计占用了很多时间。

然而，例如，可以构思以下的方法为使栅极电极沿统一方向延伸的一种简单的布局设计图案校正方法。首先，使得包括DUT的测试结构的设计数据经历单元分层（cell layering）。然后，仅将DUT层的设计数据（DUT的单元数据）沿与整个测试结构的旋转方向相反的方向旋转90度。

然而，这一校正方法致使在比DUT高一级的层中提供的配线（以下将其称为较高级配线）以及该较高级配线和DUT之间的连接引脚的位置也由于设计数据的配置而旋转，因此，这要求校正这些连接引脚的位置和/或较高级配线的图案。于是，即使使用这种布局设计图案校正方法，也会出现该设计占用很长时间的问题。

本公开的发明旨在解决上述问题。希望提供一种测试电路：即使是当需要在设计时将整个测试结构的布局设计图案旋转90度时，其也可以通过较简单的设计方法制造，并且希望提供一种用于该测试电路的布局方法。还希望提供一种使用与根据本公开的一个实施例的测试电路布局方法相类似的方法制造的集成电路。

根据本公开的一个实施例的测试电路包括基板、在基板上形成的配线部分、以及在基板上形成的被测器件部分。每一部分的配置如下。配线部分具有多段配线。被测器件部分具有被测器件主体和多个连接电极，其中，所述多个连接电极用于分别建立被测器件主体和所述多段配线之间的连接。然后，在根据本公开的实施例的测试电路中，将连接被测器件主体的图案形成的平面上的旋转中心的位置和所述多个连接电极中的每一连接电极的直线的方向朝向所述多段配线的延伸方向倾斜预定角度。另外，在本公开的所述实施例中，将所述多个连接电极排列在这种位置上以便：即使是当将被测器件主体和所述多个连接电极围绕旋转中心的位置、相对于图案形成的平面上的配线部分旋转90度时，也维持所述多个连接电极和所述多段配线之间的连接关系。