[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种具堆栈芯片的半导体封装件及其制法。

背景技术

早期多芯片封装结构系采用并排式(side-by-side)，其因具有封装成本太高及结构尺寸太大等缺点，所以近年来是使用垂直式的堆栈方法增加芯片的数量以节省基板使用空间；堆栈的方式是依芯片的设计而定，且其打线（wire bonding）工艺依堆栈的方式而有所不同，例如：电子装置中的记忆卡所设的闪存芯片(flash memory chip)或动态随机存取内存芯片(Dynamic Random Access Memory，DRAM)等。

如图1A所示，现有半导体封装件1（省略封装胶体的绘示）堆栈多个内存芯片11于一承载板10上，且各该内存芯片11呈阶梯状堆栈，并通过多个焊线12将该些内存芯片11的电极垫110电性连接至该承载板10的电性连接垫100。

然而，阶状堆栈是以偏移一距离后进行堆栈，所以当堆栈愈多芯片时，最上方的内存芯片11所涵盖该承载板10的面积愈大，而会增加该承载板10的使用面积，也就是增加无作用区域L，而不利于封装件微小化的需求。

此外，各该内存芯片11均须进行打线工艺，所以当堆栈该内存芯片11的数量越多时，打线处的数量也越多，使该焊线12的布设更加密集，致使该半导体封装件1需更多的焊线12布设空间，而不利于该半导体封装件1的体积的缩减，导致该半导体封装件1的尺寸难以符合微小化的需求。

因此，遂发展出一种应用于堆栈结构的电性连接技术，如第20090068790号美国专利，其通过于各芯片上利用重布线路层（Redistribution layer,RDL）工艺形成多个向外凸出的信号端，由芯片内部的线路作为传导路径，以于各芯片垂直堆栈于一基板上后，能以点胶方式由多个导电胶体电性连接各信号端至该基板，使所需的布设空间小于以焊线为电性连接介质的现有封装件所需的布设空间，所以可缩减该基板的尺寸，使该半导体封装件符合封装件微小化的需求。

此外，借由上述方式，可形成如图1B所示的半导体封装件1’（省略封装胶体的绘示），即各该内存芯片11所构成的阶梯状堆栈结构通过多个导电胶体12’电性连接该承载板10。

但是，上述两种应用导电胶体12’的现有技术中，该导电胶体12’的宽度较现有焊线12的宽度大，所以该承载板10上的任二相邻的电性连接垫100的间距D需够大（如第1B’图所示，该间距D约大于200um），以避免各该导电胶体12’相接触而造成短路，致使该承载板10需具有较大的承载面积以布设该些电性连接垫100，导致该承载板10仍需维持一定尺寸而难以再缩小，以致于无法进一步微小化封装件。

此外，形成该导电胶体12’的工艺，需在每一层内存芯片11上形成RDL，所以相比于现有的打线工艺，不仅成本较高，且因技术尚未成熟而造成产品生产的产能（Unit Per Hour,UPH）较低；若为了省成本，仅增加信号端而未于内存芯片11上形成RDL，堆栈芯片的数量则将受限。

再者，于后续工艺中，设置一控制芯片（未图标）于最上层的内存芯片11上时，若该控制芯片为不良品，则会直接影响产品整体电性良率。

另外，芯片研磨技术已达瓶颈，使其芯片薄化有其限度，且该半导体封装件的整体厚度需加上该控制芯片的厚度，所以难以进一步薄化制成的半导体封装件。

因此，如何克服上述现有技术中的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺点，本发明的主要目的在于提供一种半导体封装件及其制法，可降低该封装胶体的高度，而利于封装件尺寸微小化的需求。

本发明的半导体封装件包括：封装胶体，其具有相对的第一表面与第二表面，且于该封装胶体的第一表面上形成有至少一开孔；多个第一半导体组件，其相互堆栈且封埋于该封装胶体中；导电层，其形成于该些第一半导体组件所堆栈成的结构表面，以电性导通各该第一半导体组件，且至少一该第一半导体组件上的部分导电层外露出该开孔；以及第一线路层，其形成于该封装胶体的第一表面上，以经该开孔电性连接该导电层。

前述的半导体封装件中，还包括设于该封装胶体的第二表面上的散热结构。