[发明专利]半导体器件测试方法

说明书

技术领域

本发明涉及一种半导体器件测试方法，特别是涉及一种通过Raman测量应力金属栅下短沟道(10纳米~1000纳米)应变的方法，借此方法能够通过光斑直径约1微米的Raman测量任意短沟道中衬底应变。

背景技术

随着大规模集成电路技术的不断发展，电路的集成度不断提高，CMOSFET器件的特征尺寸已经到了22nm以下的技术结点。事实上，当进入90nm的技术结点之后，单纯的通过缩小栅长以满足摩尔定律的要求已经越来越困难了。因为随着栅长的缩短，被用来抑制短沟道效应的沟道重掺杂引入的沟道掺杂散射、强场效应以及寄生电阻的增加，导致沟道载流子迁移率降低，影响了器件电学性能的提升。在这种背景下，应变工程应运而生，它是提高沟道载流子迁移率的重要方法之一。

这种技术通过在器件制造过程中引入各种应力源来对沟道施加应力。其中应力金属栅在45nm以下结点得到了广泛的应用。然而不论是在工业界还是学术界，金属栅下短沟道应变的测量一直是个难题。

目前，短沟道应变的测量主要基于透射电子显微镜(TEM)技术，如纳米电子束衍射(NBD)和聚焦电子束衍射(CBED)。然而这两种方法都有缺点，样品制作非常复杂。Raman是测量晶格形变的常用方法，准确度高，但是由于Raman光斑直径一般约为1微米，所以Raman测量的空间分辨率比较差。一般不能够用来直接测量短沟道(10nm~1000nm)内的衬底应变。

发明内容

由上所述，本发明的目的在于通过一种特殊测试结构和较厚的金属屏蔽层解决了Raman空间分辨率差的问题，使金属栅下短沟道应变的测量变得简单易行。

为此，本发明提供了一种半导体器件测试方法，包括：在衬底上形成栅绝缘介质层；在栅绝缘介质层上形成无应力金属屏蔽层；在无应力金属屏蔽层中形成栅极形状的多个无应力金属屏蔽层线条构成的凹槽阵列；在凹槽阵列中形成应力金属栅层；去除无应力金属屏蔽层顶部的应力金属栅层，余下的应力金属栅在衬底中形成多个沟道应变区；采用Raman测量凹槽阵列中应力金属栅层下方的短沟道衬底应变。

其中，无应力金属屏蔽层线条宽度在10nm到1000nm范围内，凹槽阵列宽度大于Raman光斑直径。Raman光斑直径大于等于1微米。

其中，无应力金属屏蔽层厚度足以屏蔽除应力金属栅层正下方衬底以外的Raman光波信号，使得能够通过Raman测量应力金属栅正下方短沟道衬底应变。

其中，应力金属栅层的厚度既能够不屏蔽、甚至增强Raman信号，又能够引起其下方衬底晶格形变并记忆。其中，应力金属栅层的厚度小于10nm。

其中，衬底包括单晶体硅或绝缘体上硅基底，或应变硅衬底，或包括锗硅衬底、III-V族化合物、II-VI族化合物、石墨烯的高迁移率衬底材料。

其中，栅绝缘介质层包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x及其组合的铪基高K介质材料，选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃及其组合的稀土基高K介质材料，以及选自SiO₂、SiON、Si₃N₄、Al₂O₃的常用绝缘介质材料，以及上述各类材料的复合多层结构。

其中，应力金属栅层包括氮化钛、氮化钽及其组合，淀积方法包括LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合。

其中，无应力金属屏蔽层的厚度等于栅的高度。

其中，形成凹槽阵列的方法为槽形开口曝光/光刻。其中，由等离子刻蚀、RIE或湿法腐蚀实现各向异性刻蚀，形成直角沟槽，沟槽深度为无应力金属屏蔽层厚度，沟槽宽度为沟道宽度。

其中，通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合的方法淀积无应力金属屏蔽层，材料包括Al、Ti、Cu、Mo及其组合，淀积厚度等于沟槽深度。

通过CMP、光刻/刻蚀的方法去除无应力金属屏蔽层上的部分应力金属栅层，形成独立的应力金属栅。