[发明专利]图案化衬底的方法

说明书

技术领域

各种实施方式总体上涉及图案化衬底的方法。

背景技术

目前半导体裸晶（裸片，dies）或芯片的制造通常包括所谓的切割，即将单独的裸晶或芯片从衬底上的单分，代表性地晶片衬底或短晶片（short,wafer）。对于各种类型的衬底，可以通过衬底的机械锯割实现切割。对于某些类型的衬底，如，例如碳化硅（SiC）衬底，虽然由于衬底材料（例如SiC）的特殊机械材料性质，衬底的机械锯割可能是困难和/或昂贵的。例如，在这种情况下，衬底的机械锯割可能显现出低的锯割速度和/或导致锯割刀片的高度消耗。

而且，衬底的机械锯割可能导致机械锯割损伤，如，例如形成裂缝，其可以到达衬底内并且可能影响或甚至破坏芯片的功能性。并且，由于锯割刀片给定的宽度，机械锯割可能导致相对宽的锯缝（kerf）。这些影响对于极小的芯片可能是特别突出的，例如二极管，其中大量晶片的表面区域可能被锯缝占据，与处理更大的晶片衬底直径（例如150mm（“6英寸”）和更高）时一样。

附图说明

在图中，类似的参考符号通常是指所有不同视图的相同部件。图不一定是按比例的，而重点通常放在阐明本发明的原理。在下列描述中，参考下图，描述了本发明的各种实施方式，其中：

图1显示说明根据实施方式图案化衬底的方法的示意图；

图2显示说明根据实施方式图案化衬底的方法的示意图；

图3显示说明根据实施方式图案化衬底的方法的示意图；

图4显示说明根据实施方式等离子体切割衬底的方法的示意图；

图5A到图5K显示说明根据实施方式图案化衬底的方法的剖面示意图；

图6A和图6B显示说明根据实施方式图案化衬底的方法的平面示意图；

图7显示说明根据实施方式图案化的衬底。

具体实施方式

下面的详细说明参照显示的附图，以图解的方式，可以实施本发明的具体细节和实施方式。这些实施方式描述地足够详细，以使本领域技术人员实施本发明。可以利用其他实施方式并且可以在不脱离本发明范围的情况下做出结构的、逻辑的和电的改变。各种实施方式不一定是相互排斥的，因为一些实施方式可以与其他一个或多个实施方式组合以形成新的实施方式。下列详细的说明因此不是采用限制性含义，并且本发明的范围由随附的权利要求限定。

提供了设备的各种实施方式，并且提供了方法的各种实施方式。应该理解设备的基本特性也为方法所拥有，并且反之亦然。因此为了简洁的缘故，可以省去这样的特性的重复描述。

在本文中使用的术语“至少一”可以理解为包括任何等于或大于一的整数，即“一”、“二”、“三”、...等。

在本文中使用的术语“多个”可以理解为包括任何等于或大于二的整数，即“二”、“三”、“四”、...等。

除非另外说明，在本文中使用的术语“层”可以理解为包括其中将层设置为单层的实施方式，以及其中将层设置为包括大量亚层（sublayers）的层堆栈（layer stack）的实施方式。

如今，由衬底（例如晶片）制作裸晶或芯片通常包括裸晶单分过程（die singulation process），也称为切割。对于各种类型的衬底，切割可以通过衬底机械锯割实现。对于某些类型的衬底材料，如，例如碳化硅（SiC），由于衬底材料特定的机械材料的性质，衬底的机械锯割可能是困难和/或昂贵的。例如，在SiC衬底的情况下，衬底的机械锯割可能表现为低的锯割速度和/或导致锯割刀片的高度消耗。

而且，衬底的锯割可能导致机械锯割损伤，如，例如形成裂缝，其可以到达衬底内并且可以影响甚至破坏芯片的功能性。此外，由于锯割刀片给定的宽度，机械锯割可能导致相对宽的锯缝。这些影响对于极小的芯片可能是特别突出的，例如二极管，其中大量晶片的表面积可能被锯缝占据，与处理更大的晶片衬底直径（例如150mm（“6英寸”）和更高）时一样。

图1显示，在图解100中，根据实施方式图案化衬底的方法。

在102中，可以在衬底上或上方形成辅助层（auxiliary layer），并且可以在辅助层上或上方形成等离子体蚀刻掩模层。可以设置辅助层，以使其可以比等离子体蚀刻掩模层更容易地从衬底上去除。