[发明专利]执行初始校正及全时更新模式校正的方法和记忆体电路

说明书

技术领域

本发明涉及一种于记忆体电路内执行初始校正及全时更新模式校正的方法和记忆体电路，尤其涉及一种共用记忆体电路内的阻抗匹配电路执行初始校正及全时更新模式校正的方法和可于初始校正及全时更新模式校正共用阻抗匹配电路的记忆体电路。

背景技术

芯片与芯片之间的沟通不仅需要准确的时序设计，也需要准确设计二芯片之间的阻抗匹配。根据联合电子设备工程委员会(Joint Electron Device Engineering Council,JEDEC)的标准，可利用延伸暂存器设定(extended mode register set,EMRS)模式，执行离线驱动器阻抗匹配校正，以准确设计二芯片之间的阻抗匹配。

请参照图1，图1为现有技术说明记忆体电路100的示意图。在供电给记忆体电路100后，记忆体电路100一开始先进入延伸暂存器设定模式。在延伸暂存器设定模式中，使用者必须利用示波器人工判读记忆体电路100的输出电压的逻辑高电位“1”与逻辑低电位“0”的回转率(Slew rate)。然后，再利用阻抗匹配电路102内的一上拉驱动器1022与一下拉驱动器1024调整记忆体电路100的输出电压的逻辑高电位“1”与逻辑低电位“0”的回转率。另外，如图1所示，记忆体电路100另包含一校正电路104，用以执行回转率的强度调整。

然而，如图1所示，记忆体电路100是利用阻抗匹配电路102与校正电路104分别执行延伸暂存器设定模式及全时更新模式校正，导致记忆体电路100具有大的电路面积，且记忆体电路100也不会全时(full time)执行更新模式校正。

发明内容

本发明的一实施例提供一种共用记忆体电路内的阻抗匹配电路执行初始校正及全时更新模式校正的方法。该方法包含供电至一记忆体电路；利用该阻抗匹配电路，对该记忆体电路执行该初始校正；该记忆体电路离开该初始校正；该记忆体电路进入一驱动模式；每隔一预定时间该记忆体电路退出该驱动模式；根据一更新指令，利用该阻抗匹配电路对该记忆体电路执行该更新模式校正；一输出电压电位检测电路判断该记忆体电路的输出电压电位；根据该输出电压电位检测电路的判断结果，执行一相对应的动作。

本发明的另一实施例提供一种可于初始校正及全时更新模式校正共用阻抗匹配电路的记忆体电路。该记忆体电路包含一输出电压电位检测电路及一阻抗匹配电路。该输出电压电位检测电路，用以判断该记忆体电路的一输出电压电位。该阻抗匹配电路包含一上拉驱动器及一下拉驱动器。该上拉驱动器是用以在该记忆体电路的初始校正及全时更新模式校正下，当该记忆体电路的输出电压电位低于一低参考电压时，调高该输出电压电位；该下拉驱动器是用以在该记忆体电路的初始校正及全时更新模式校正下，当该记忆体电路的输出电压电位高于一高参考电压时，调低该输出电压电位。

本发明提供一种共用记忆体电路内的阻抗匹配电路执行初始校正及全时更新模式校正的方法和可于初始校正及全时更新模式校正共用阻抗匹配电路的记忆体电路。该方法是在供电给该记忆体电路后，即利用该记忆体电路内的阻抗匹配电路执行该初始校正，也即该记忆体电路进入一延伸暂存器设定(EMRS)模式。在执行该初始校正的过程中，使用者可通过该阻抗匹配电路调整一输出电压的逻辑高电位与逻辑低电位的回转率。结束并退出该初始校正后，该记忆体电路进入一驱动模式。在该驱动模式中，该记忆体电路是每隔一预定时间退出该驱动模式，以执行该更新模式校正。在执行该更新模式校正的过程中，该记忆体电路可利用一输出电压电位检测电路判断该记忆体电路的输出电压的电位，并通过该阻抗匹配电路调整该记忆体电路的输出电压的电位。如此，本发明可通过该记忆体电路的阻抗匹配电路将该初始校正与该更新模式校正结合在一起。因此，本发明不仅可全时(full time)执行阻抗匹配以减少该记忆体电路的输出电压的反射，也可因为该初始校正与该更新模式校正共用该阻抗匹配电路而减少该记忆体电路的面积。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为现有技术说明记忆体电路的示意图；

图2为本发明的一实施例说明共用记忆体电路内的阻抗匹配电路执行初始校正及更新指令的方法的流程图；

图3为说明记忆体电路的示意图。

其中，附图标记

100、300        记忆体电路

102、302        阻抗匹配电路

104             校正电路