[发明专利]用于从基部基底受控地移除半导体器件层的方法有效

专利信息
申请号: 201210199986.0 申请日: 2012-06-14
公开(公告)号: CN102832177A 公开(公告)日: 2012-12-19
发明(设计)人: S·W·比德尔;郑政玮;D·K·萨达纳;徐崑庭;N·E·索萨科尔特斯 申请(专利权)人: 国际商业机器公司
主分类号: H01L23/00 分类号: H01L23/00
代理公司: 北京市金杜律师事务所 11256 代理人: 吴立明
地址: 美国纽*** 国省代码: 美国;US
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摘要:
搜索关键词: 用于 基部 基底 受控 半导体器件 方法
【说明书】:

技术领域

本公开涉及半导体器件制造,并且更具体地涉及用于从基部基底受控地移除半导体器件层的方法,其中,在从基部基底移除半导体器件层之后,基部基底具有平坦表面并且因此可以重复使用。

背景技术

可以以薄膜形式制造的器件与它们的体对应物相比具有三个明显优点。首先,由于使用较少材料,薄膜器件改善了与器件制造相关联的材料成本。其次,低的器件重量具有如下明确优点,其激发了对于大范围薄膜应用的工业级研究尝试。第三,如果尺寸足够小,则器件可以以其薄膜形式展现机械柔韧性。此外,如果从可以重复使用的基底移除器件层,则可以实现额外的制造成本降低。

目前正在进行的尝试有(i)由体材料(也即半导体)产生薄膜基底以及(ii)通过从其上形成有器件层的下层体基底移除器件层而形成薄膜器件层。已经使用已知为剥落的工艺而成功地展示了这种应用所需的受控表面层移除;参见Bedell等人的美国专利申请No.2010/0311250。剥落包括在基部基底上沉积应力源层,在应力源层上布置可选的处理基底,以及在基部基底/应力源界面之下诱导并且传播裂纹。在室温下执行的该工艺移除了在应力源层之下的、基部基底的薄层。薄,意味着层厚度通常小于100微米,更通常地层的厚度小于50微米。

应力源层的厚度、应力源层的本征张应力、以及待脱落(剥落)的基部基底的断裂韧度决定了裂纹传播的深度。然而,难以控制释放层工艺(裂纹起始和传播)的起始。此外,剥落的表面通常不是平整的,并且因此基部基底无法重复使用,这增加了制造成本。

发明内容

在一个实施例中,提供了一种控制从基部基底移除半导体器件层的方法,包括在基部基底的上表面上提供裂纹传播层。包括至少一个半导体器件的半导体器件层形成在裂纹传播层上。接着,蚀刻裂纹传播层的端部部分以在裂纹传播层中起始形成裂纹。继而分裂经蚀刻的裂纹传播层以将经分裂的裂纹传播层部分提供至半导体器件层表面,而另一经分裂的裂纹传播层部分提供至基部基底的上表面。从半导体器件层的表面移除经分裂的裂纹传播层部分,并且从基部基底的上表面移除另一经分裂的裂纹传播层部分。

在另一实施例中,提供了一种控制从基部基底移除半导体器件层的方法,包括在基部基底的上表面上提供牺牲结构。牺牲结构从底部至顶部包括第一限制层、裂纹传播层以及第二限制层。在牺牲结构的第二限制层上形成包括至少一个半导体器件的半导体器件层。继而蚀刻裂纹传播层的端部部分以在牺牲结构的裂纹传播层中起始形成裂纹。此后分裂经蚀刻的裂纹传播层以将经分裂的裂纹传播层部分提供至第二限制层的表面,而将另一经分裂的裂纹传播层部分提供至位于基部基底的上表面上的第一限制层的表面。从位于半导体器件层表面上的第二限制层的表面移除经分裂的裂纹传播层部分,并且从位于基部基底的上表面上的第一限制层的表面移除另一经分裂的裂纹传播层部分。接着,从基部基底的上表面移除第一限制层,并且从半导体器件层的表面移除第二限制层。

附图说明

图1是(通过截面图)示出了可以用于本公开一个实施例中的初始基部基底的绘制图。

图2是(通过截面图)示出了图1的基部基底当在基部基底的上表面上形成裂纹传播层之后的绘制图。

图3是(通过截面图)示出了图2的结构当在裂纹传播层的上表面上形成半导体器件层之后的绘制图。

图4是(通过截面图)示出了图3的结构当在半导体器件层的上表面上形成应力源层之后的绘制图。

图5是(通过截面图)示出了图4的结构当在应力源层顶上形成塑性薄层之后的绘制图。

图6是(通过截面图)示出了图5的结构当在蚀刻裂纹传播层以在裂纹传播层中起始形成裂纹之后的绘制图。

图7是(通过截面图)示出了图6的结构当在分裂经蚀刻的裂纹传播层以从基部基底分离半导体器件层之后的绘制图。

图8是(通过截面图)示出了图7的结构当移除了保留在基部基底和半导体器件层两者上的裂纹传播层部分之后的绘制图。

图9是(通过截面图)示出了根据本公开另一实施例的图1的基部基底当在基部基底的上表面上形成第一限制层之后的绘制图。

图10是(通过截面图)示出了图9的结构当在第一限制层的上表面上形成裂纹传播层之后的绘制图。

图11是(通过截面图)示出了图10的结构当在裂纹传播层的上表面上形成第二限制层之后的绘制图。

图12是(通过截面图)示出了图11的结构当在第二限制层的上表面上形成半导体器件层之后的绘制图。

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