[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体领域，具体地说涉及一种半导体结构及其制造方法。

背景技术

随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，因此半导体器件制造过程中对工艺控制的要求较高。

半导体器件通过按比例缩小来实现更大的集成度。MOS晶体管的沟道长度也在不断地按比例缩短，但当MOS晶体管的沟道长度变得非常短时，所谓的短沟道效应（SCE），以及漏极感应势垒降低效应（Drain-Induced Barrier Lowering，DIBL）给半导体器件微型化设置了严重的障碍。

由于短沟道效应会使器件性能劣化，甚至无法正常工作，因此减小短沟道效应是半导体器件研究制造中的重要课题。半导体器件内部的机械应力被广泛地用于调节器件的性能，通过在沟道施加应力的方法，可以改善短沟道效应。

常用的增加应力的方法是在源漏区进行操作，以便在沟道上形成拉伸或压缩应力。例如，在通用硅技术中，晶体管沟道沿着硅的{110}取向。在这种布置中，当沟道受到沿着沟道长度方向的压缩应力和/或沿着与沟道垂直方向的拉伸应力时，空穴的迁移率提高；而当沟道受到沿着沟道长度方向的拉伸应力和/或沿着与沟道垂直方向的压缩应力时，电子的迁移率增高。因此在半导体器件的沟道区引入应力，可以提高器件的性能。

使用SOI衬底代替硅衬底也可以达到减小短沟道效应和提高器件性能的效果。绝缘体上硅（Silicon On Insulator，SOI）技术是在顶部硅层和衬底体硅层之间引入了一层埋氧层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。

同时，SOI的异质结构为建造具有超薄硅体器件创造了机会。通过由硅电介质界面建立的天然静电屏障，超薄SOI提供一种控制短沟道效应的可选手段。

目前，有技术采用在超薄SOI MOS晶体管（Ultrathin-SOI MOSFET）的超薄BOX层中形成一个接地层来减小短沟道效应，并控制功耗。但是很难在这种器件上施加较大的应力从而改善器件的性能。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，增加应力，有效控制短沟道效应，提高器件的性能。

一方面，本发明提供了一种半导体结构的制造方法，该方法包括：

a）提供衬底，在所述衬底上依次形成应力层，埋氧层，SOI层；

b）根据将要形成的半导体器件的类型，在所述应力层中形成布置在特定位置的应力层掺杂区；

c）在所述SOI层上依次形成氧化物层和氮化物层，形成贯穿所述氮化物层、所述氧化物层、所述SOI层和所述埋氧层，停止于所述应力层的上表面的第一沟槽，所述第一沟槽至少暴露所述应力层掺杂区的一部分；

d）通过所述第一沟槽刻蚀去除所述应力层掺杂区，形成空腔；

e）向所述空腔中填充多晶硅，并进行回刻蚀，形成应力层多晶硅区和第二沟槽；

f）填充第二沟槽以形成隔离区。

相应地，本发明还提供了一种半导体结构，该半导体结构包括衬底、应力层、埋氧层、SOI层、源/漏区、应力层多晶硅区、接地层、栅极堆叠，其中：

所述栅极堆叠形成在所述SOI层之上；

所述源/漏区形成于所述SOI层之中且位于所述栅极堆叠两侧；

所述衬底上依次形成有应力层、埋氧层和SOI层；

所述应力层多晶硅区位于所述应力层中，并且根据半导体结构的器件类型位于所述栅极堆叠两侧或所述栅极堆叠下方。

本发明提供的半导体结构及其制造方法使用超薄SOI衬底，并在应力层中形成接地层，通过引入接地层为半导体器件的沟道提供了有利应力，有助于提高半导体器件的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；

图2~图11（b）是根据本发明的按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。