[发明专利]减少晶圆电弧放电的方法、晶圆结构和集成电路制造方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种减少晶圆电弧放电的方法、晶圆结构以及采用了该减少晶圆电弧放电的方法的集成电路制造方法。

背景技术

晶圆电弧放电（Wafer Arcing）放电是在集成电路制造过程中出现的一种不期望出现的现象。电介质刻蚀引起的晶圆电弧放电的根本原因是等离子体不稳定所引起的晶圆上的水平直流电压降。

晶圆电弧放电会对晶圆造成很多缺陷。例如，图1示意性地示出了晶圆电弧放电，其中标号1标示了晶圆电弧放电的区域。

由于晶圆电弧放电所导致的一种缺陷包括由于晶圆电弧放电而损害的隔离的测试键结构。

关于晶圆电弧放电的细节可进一步参考Shawming Ma、Neil Hanabusa、Brad Mays等人在IEEE上发表的论文“Backend Dielectric Etch Induced Wafer Arcing Mechanism and Solution”（0-7803-7747-8/03 2003，IEEE，178-181页）。

虽然现有技术已经采用了一些措施来防止晶圆电弧放电的产生，但是在晶圆的一些区域中仍然会出现晶圆电弧放电。

由于晶圆电弧放电的副作用，因此希望提供一种能够减少晶圆电弧放电的方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够减少晶圆电弧放电的方法、以及采用了该减少晶圆电弧放电的方法的集成电路制造方法。

根据本发明的第一方面，提供了一种减少晶圆电弧放电的方法，所述晶圆包括环绕芯片的密封环，所述密封环用于保护晶圆中的芯片内部电路、防止划片损伤；所述密封环中布置了开口，从而不形成密闭的环，由此通过密封环中开口的布置来使得所述密封环不对晶圆电弧放电进行传播。

优选地，在上述减少晶圆电弧放电的方法中，所述密封环包括通过填充了金属的通孔而相互连接的顶层金属和下层金属。

优选地，在上述减少晶圆电弧放电的方法中，所述顶层金属中布置了开口第一开口，所述下层金属中布置了第二开口，并且，所述顶层金属的所述第一开口和所述下层金属的所述第二开口之间没有布置填充了金属的通孔。

根据本发明的第二方面，提供了一种晶圆结构，其包括环绕芯片的密封环，所述密封环用于保护晶圆中的芯片内部电路、防止划片损伤；并且，所述密封环中布置了开口，从而不形成密闭的环，由此通过密封环中开口的布置来使得所述密封环不对晶圆电弧放电进行传播。

优选地，在上述晶圆结构中，所述密封环包括通过填充了金属的通孔而相互连接的顶层金属和下层金属。

优选地，在上述晶圆结构中，所述顶层金属中布置了开口第一开口，所述下层金属中布置了第二开口，并且，所述顶层金属的所述第一开口和所述下层金属的所述第二开口之间没有布置填充了金属的通孔。

根据本发明的第三方面，提供了一种采用了根据本发明第一方面所述的减少晶圆电弧放电的方法的集成电路制造方法。

根据本发明，通过在密封环中布置开口从而使密封环不形成密闭的环，以使所述密封环不对晶圆电弧放电进行传播，来减少晶圆电弧放电传播所造成的晶圆损害。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了晶圆电弧放电。

图2示意性地示出了密封环（Seal Ring）。

图3示意性地示出了密封环的截面结构。

图4示意性地示出了现有技术中的密封环的结构的示意图。

图5示意性地示出了现有技术中的密封环处发生的电弧放电的示意图。

图6示意性地示出了根据本发明实施例的密封环的示意图。

图7示意性地示出了根据本发明实施例的密封环的局部示意图。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

图2示意性地示出了密封环的结构。

一般地说，晶圆都包括环绕芯片MC(Main Chip)的密封环R1。并且，在晶圆中，密封环R1用于保护芯片MC内部电路、防止划片损伤。此外，密封环R1还可以用于防止对芯片MC的污染以及防止湿气进入芯片MC。