[发明专利]一种无需侧墙制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种无需侧墙制作半导体器件的方法。

背景技术

随着半导体技术的发展，应力技术不断发展来提高沟道内多数载流子的迁移率。接触孔刻蚀停止层（CESL）应力技术是最为广泛使用的应力技术之一。下面将结合图1A-1D来说明现有的采用CESL应力技术来形成晶体管的方法。如图1A所示，首先在半导体衬底100上形成栅极101，该栅极包括位于栅介电层和栅材料层。如图1B所示，在栅极101的两侧形成偏移间隙壁102，并执行浅掺杂离子注入工艺以在栅极101两侧的半导体衬底100中形成浅掺杂区103A和103B。如图1C所示，在偏移间隙壁102的两侧继续形成间隙壁104，并执行源漏极离子注入工艺以在栅极101两侧的半导体衬底100中形成源极105A和漏极105B。如图1D所示，为了使CESL应力层更靠近沟道，以有效地施加应力，目前最常用的方法是在形成CESL应力层之前将偏移间隙壁102和间隙壁104都去除，然后在半导体衬底100上形成覆盖栅极101的CESL应力层106。

然而，在上述方法中增加了去除偏移间隙壁102和间隙壁104（两者共同称为侧墙）的步骤，因此导致生产周期延长，且生产成本增加。并且，由于浅掺杂离子注入过程和源漏极离子注入分别是采用偏移间隙壁102和间隙壁104作为掩膜，因此，形成的浅掺杂区103A和103B以及源极105A和漏极105B的位置和有效沟道长度主要受到偏移间隙壁102和间隙壁104的厚度的影响。但是，偏移间隙壁102和间隙壁104中的每一个都是采用先沉积对应的材料层然后再对该材料层进行刻蚀的方法形成的，因此，较难精确地控制偏移间隙壁102和间隙壁104的厚度，进而导致浅掺杂区103A和103B以及源极105A和漏极105B的位置和有效沟道长度与目标值之间出现偏差。

因此，需要一种无需侧墙制造半导体器件的方法，以解决现有技术中存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提出了一种无需侧墙制作半导体器件的方法，包括步骤：a）提供半导体衬底，所述半导体衬底上形成有具有第一宽度的第一栅材料层；b）执行离子注入工艺，以在所述第一栅材料层两侧的半导体衬底中形成源极和漏极；c）对所述第一栅材料层进行修剪，以形成具有第二宽度的第二栅材料层；d）执行离子注入工艺，以在所述第二栅材料层两侧的半导体衬底中形成浅掺杂区；和e）对所述第二栅材料层进行修剪，以形成具有第三宽度的第三栅材料层。

优选地，在所述半导体衬底上形成有覆盖所述半导体衬底的栅介电层。

优选地，所述e）步骤之后包括对所述栅介电层进行刻蚀的步骤，以去除未被所述第三栅材料层覆盖的栅介电层，刻蚀后的所述栅介电层与所述第三栅材料层构成栅极。

优选地，所述c）步骤和/或所述e）步骤中的所述修剪是采用各向同性刻蚀法进行的。

优选地，所述各向同性刻蚀法为远程等离子体刻蚀法。

优选地，所述第一宽度与所述第二宽度之间的差值为10-200nm。

优选地，所述第二宽度与所述第三宽度之间的差值为6-30nm。

优选地，所述e）步骤之后还包括形成覆盖所述半导体衬底和所述第三栅材料层的应力层。

优选地，所述应力层为接触孔刻蚀停止应力层。

优选地，所述应力层为氧化硅层和氮化硅层的组合。

综上所述，本发明的无需侧墙制作半导体器件的工艺，通过修剪步骤使栅材料层的宽度逐步减小来先形成浅掺杂区然后形成源漏极，可以省略形成偏移间隙壁和间隙壁的步骤。这样可以避免形成和去除偏移间隙壁和间隙壁给生产周期和生产成本带来的延长和增加，并且还能够精确地控制浅掺杂区和源/漏极的位置以及有效沟道长度。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1D为现有的采用CESL应力技术来形成晶体管工艺流程中各步骤所获得的器件的剖视图；

图2为根据本发明一个实施方式制作半导体器件的工艺流程图；以及

图3A-3H为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式