[发明专利]一种铝金属线的制作方法

说明书

技术领域

本发明涉及半导体制造领域，特别是涉及一种铝金属连线的制作方法。

背景技术

在集成电路(integrated circuit,IC)制造中，集成电路芯片内部采用金属薄膜引线来传导电流，这种传导电流的金属薄膜引线称作互连线。铝在20°C时具有2.65uΩ-cm的低电阻率，但比金、银的电阻率稍高；然而银容易腐蚀，在硅和二氧化硅中有高的扩散率，限制了银用于集成电路制造；金和银比铝昂贵，而且在氧化膜上的附着性不好；铝很容易和氧化硅反应，加热形成氧化铝，这促进了氧化硅和铝之间的附着，而且铝能够轻易沉积在硅片上。基于以上的原因在集成电路器件的制造中，通常用铝作为各个器件之间的互连线。

图1为现有技术中形成铝金属线的方法流程图，图2至图3为图1所示方法的流程的剖面结构示意图，现有技术的形成铝互连线结构的方法为:参考图2，S1：粘合层沉积工艺：在衬底110上沉积形成粘合层120，其为钛层、氮化钛层或者钛层和氮化钛层的复合结构；S2：铝金属层沉积工艺：在粘合层120上沉积形成铝层130；S3：抗反射膜沉积工艺：在铝层130上沉积形成抗反射层140，该抗反射层140也为钛层、氮化钛层或者钛层和氮化钛层的复合结构。

参考图3，S4：金属线刻蚀工艺：在所述上层阻挡层140上进行光刻，在上层阻挡层140上形成图案(图中未示)，之后进行刻蚀工艺，去除多余的粘合层120、铝层130和抗反射层140，形成铝互连线131。S5：电介质层沉积工艺：在表面沉积一层电介质层150，该电介质层150为氧化硅层。

然而该金属线制作工艺使用在0.18um、0.13um或者更小的线宽工艺中时，会带来如下的问题，由于铝线本身的线宽和相互之间的间距越来越小，导致电介质层沉积之后，铝金属连线出现凹凸不平的现象，即在光刻形成金属线条之后，其中金属铝的晶粒变大。这种增大的晶粒容易导致金属线的形变，使金属线电阻异常，严重时会导致金属连线短路。

因此有必要对现有的金属线制作工艺提出改进，以克服现有技术中的不足之处。

发明内容

有鉴于此，本发明提出了一种铝金属线的制作方法，该制作方法通过改善粘合层的沉积密度和方向，同时减小电介质层沉积时的应力，来达到改善铝金属线的成型品质。

根据本发明的目的提出的一种铝金属线的制作方法，包括粘合层沉积工艺、铝金属层沉积工艺、抗反射膜沉积工艺、铝金属线刻蚀工艺以及电介质层沉积工艺，所述粘合层沉积工艺包括以离子化金属工艺在衬底上沉积钛层，并在沉积过程中，对沉积表面施加一方向控制电场，使钛层晶粒的沉积方向一致。

优选的，所述离子化金属工艺的参数包括：压力10毫托-30毫托，直流电功率5500瓦至6500瓦，氩气离子气体流量30sccm-40sccm，温度30度-100度。

优选的，所述方向控制电场的电场方向为竖直方向，使所述钛层晶粒呈竖条状排列。

优选的，所述粘合层沉积工艺进一步包括在该钛层上制备氮化钛的工艺，在离子化金属工艺沉积钛层之后，利用物理气相沉积工艺或化学气相沉积工艺在该钛层上制作所述氮化钛层。

优选的，所述铝金属层沉积工艺采用物理气相沉积工艺制作。

优选的，所述抗反射层沉积工艺采用物理气相沉积工艺制作。

优选的，所述电介质沉积工艺采用分阶段的等离子体增强方法，在上述的铝金属线上沉积一层二氧化硅层。

优选的，所述分阶段的等离子体增强方法包括：以第一等离子体变频功率进行电介质层沉积的填充阶段，以相对第一等离子变频功率较高的第二等离子变频功率进行电介质层沉积的覆盖阶段，所述第一等离子体变频功率满足电介质层在沉积时，对铝金属线侧壁上的横向应力不足以破坏该铝金属线上的晶粒排布。

优选的，所述第一等离子体变频功率为450瓦-500瓦。

优选的，所述第二等离子体变频功率为600瓦-700瓦。

上述的制作方法通过在沉积钛层时，使用离子化金属工艺配合外部控制电场，控制钛晶粒的沉积方向和沉积密度；通过在沉积电介质层时，使用分阶段的沉积工艺分别针对不同的沉积阶段选用不同的沉积等离子体变频功率，使电介质层在沉积过程中的应力减少到不足以破坏铝金属线，从而提高了铝金属线的成型品质。

附图说明