[发明专利]半导体器件

说明书

本申请是申请日为2009年1月15日、申请号为200910003571.X、发明名称为“半导体器件”的发明专利申请的分案申请。

技术领域

本发明涉及半导体器件，尤其涉及有效适用于具有在布线衬底上层叠存储器芯片和控制器芯片而形成的封装结构的半导体器件。

背景技术

近年来，为了谋求半导体存储器的大容量化和装置尺寸的小型化，开发出了在布线衬底上层叠有多个存储器芯片的各种半导体器件。

日本特开2006-351664号公报(专利文献1)中公开了一种在布线衬底上层叠有多个存储器芯片和微机芯片的SIP(System In Package：系统封装)。该SIP在布线衬底的表面上层叠多个存储器芯片和微机芯片，与微机芯片相邻而在存储器芯片的表面上配置有由硅衬底构成的中介(interposer)芯片。另外，微机芯片的焊盘经中介芯片和接合线而与布线衬底的焊盘相连接。

日本特开2002-33442号公报(专利文献2)、日本特开2002-217356号公报(专利文献3)以及日本特开2007-59541号公报(专利文献4)中公开了一种将一边形成有多个接合焊盘的半导体芯片层叠于布线衬底上的半导体器件。各半导体芯片分别以如下状态层叠，即形成有接合焊盘的一边朝相互相反方向地配置，且在与上述一边正交的方向上相互错开。

日本特开2006-86149号公报(专利文献5)中公开了一种在布线衬底上层叠搭载了多个半导体芯片和再布线用元件(中介片)的堆叠型多芯片封装结构的半导体器件。再布线元件具有将多个半导体芯片之间、布线衬底与半导体芯片之间连接的布线，利用再布线元件实施多个半导体芯片之间的相互连接、半导体芯片的焊盘的再配置等。

日本特开2005-244143号公报(专利文献6)中公开了一种在层叠的多个半导体芯片上层叠接口芯片的半导体器件。在多个半导体芯片下方配置有Si中介片和树脂中介片。Si中介片配置于树脂中介片与多个半导体芯片之间，厚度厚于半导体芯片的厚度，且线膨胀系数小于树脂中介片的线膨胀系数、大于等于多个半导体芯片的线膨胀系数。

日本特开2007-66922号公报(专利文献7)中公开了一种具有堆叠构造的封装的半导体集成电路器件。该半导体集成电路器件具有在印刷线路板上层叠多个半导体芯片而成的堆叠构造，在搭载于最下部的半导体芯片上设有接口电路。该接口电路由缓存器和静电保护电路等构成，在多个半导体芯片输入输出的信号都经该接口电路进行输入输出。

日本特开2007-128953号公报(专利文献8)中公开了一种在具有连接焊盘的布线衬底上层叠安装分别具有长边单侧焊盘构造的第一和第二半导体芯片的半导体器件。第二半导体芯片比第一半导体芯片小，且具有细长形状。第一和第二半导体芯片经接合线与布线衬底2的连接焊盘电连接，第二半导体芯片配置成长边L与线接合时的超声波施加方向X平行。

日本特开2007-96071号公报(专利文献9)中公开了一种可搭载大容量的非易失性存储器芯片的半导体存储卡。该半导体存储卡包括矩形的电路衬底、矩形的非易失性存储器芯片和矩形的控制器芯片，该非易失性存储器芯片载置于电路衬底上，仅沿第一边形成有多个第一接合焊盘，并将该第一接合焊盘与同第一边接近形成的多个第一衬底端子线连接；上述控制器芯片以与第一边相邻的非易失性存储器芯片的第二边的方向同长边方向大致平行的方式载置于非易失性存储器芯片上。并且，在长边方向形成有多个第二接合焊盘，并将该第二接合焊盘与同长边接近地形成在电路衬底上的多个第二衬底端子线连接。

日本特开2004-63579号公报(专利文献10)中公开了一种将在相互正交的两边形成有接合焊盘的两片半导体芯片层叠而成的半导体器件。层叠于第一半导体芯片上的第二半导体芯片以在X和Y方向错开的状态层叠，从而使第一半导体芯片的两边的接合焊盘露出。

日本特开2005-339496号公报(专利文献11)中公开了一种在布线衬底的主面上层叠安装多片闪存芯片，并在最上层的闪存芯片上安装了控制器芯片以及作为安全控制器的IC卡微机芯片的多功能存储卡。多片闪存芯片分别在一短边形成接合焊盘，在长边方向错开预定距离地层叠，以使该接合焊盘露出。

专利文献1：日本特开2006-351664号公报

专利文献2：日本特开2002-33442号公报

专利文献3：日本特开2002-217356号公报

专利文献4：日本特开2007-59541号公报

专利文献5：日本特开2006-86149号公报