[发明专利]半导体器件及制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，尤其涉及到具有P沟道场效应晶体管（PFET）作为通栅（passgate）装置的静态随机存取存储器（SRAM）装置及其制造。

背景技术

通过使用多个互连场效应晶体管（FET）来实现大部分目前的集成电路（IC）。FET包括作为控制电极的栅极和形成在半导体基板中且其中电流可以流动的间隔开的源极和漏极。施加到栅极的控制电压控制通过源漏区域之间的沟道的电流的流动。取决于在工艺中的掺杂，FET可以是n沟道装置（NFET）或p沟道装置（PFET）。

最重要的半导体器件之一是应用在许多苛刻的存储器应用中的静态随机存取存储器（SRAM）单元。按照惯例，六晶体管（6T）SRAM单元包括用于上拉操作的两个PFET、用于下拉的两个NFET、和用于输入/输出（即，通栅（passgate）或传送）存取的两个NFET。一个传统的6T SRAM单元100是显示在图1中。P1（102）和N1（104）形成一个逆变器，这与通过P2（106）和N2（108）所形成的另一个逆变器交叉耦合。N3（110）和N4（112）是NFET通栅存取器件，控制从SRAM单元100读取和写入到SRAM单元100。欲形成SRAM阵列，多个（往往数百万）SRAM单元100被排列成行(row)与列(column)，其中同一行的单元共享一条字线（WL）114，而同一列的单元共享BLT（116）和BLC（BLT的逻辑互补）118的相同的位线（BL）对。

在待命期间，WL 114是在逻辑低（即VSS或接地120）且位线（116和118）都偏置到VDD电压水平121。因此，NFET通栅器件N3（110）和N4（112）关闭。在P1（102）和N2（108）为ON（即导电）且P2（106）和N1（104）为OFF下，在SRAM单元100中维持逻辑1。这会导致单元节点122是在逻辑高（即VDD）而单元节点124在逻辑低（即接地）。相反，当P2（106）和N1（104）为ON，且P1（102）和N2（108）为OFF时，在SRAM单元100中维持逻辑0，这迫使单元节点124至逻辑高且单元节点122至逻辑低。

在读取操作期间，在激活字线114时，BLT（116）或BLC（118）从其待命逻辑高水平被下拉，这会导致NFET通栅导电。如果单元是在逻辑0，则BLT被拉低，而如果单元是在逻辑1，则BLC被拉低。感应放大器检测此并产生数字信号给要求存储器读取操作的外部电路。此外，在写入操作中，可存储逻辑1或逻辑0。欲写入逻辑1，BLT116被驱动为高且BLC 118为低，这会关闭N1（104）和P2（106），同时打开N2（108）和P1（102）。相反，欲写入0，迫使BLT 116至低和BLC 118至高。

SRAM单元100是专为满足对于一个给定的存储器大小和工艺的读取稳定性的最低水平而设计。读稳定性可以大致定义为SRAM单元100在读取操作期间会翻转其存储的二进制值的概率。SRAM单元100在读取操作期间更容易受到噪声影响，因为当通过在字线114上的高信号激活NFET 118时，在低节点的电压（例如节点124）会因为在预先充电的位线118和接地节点120之间的NFET 108和112的分压而上升。在相邻的晶体管（如NFET 108和112）的阈值电压中的不匹配是降低SRAM单元100的可得静态噪声容限并因此减少了读稳定性。因此，很常通过使NFET 108大于NFET 112来增加NFET108相对于NFET 112的跨导的比例。

然而，已知NFET比PFET有更大的变异性。从历史上看，NFET的变异性在较大的几何结构（例如，65nm左右）中还可被容忍，然而，在低于22nm的几何结构，变异性的影响变得更加突出且对于SRAM单元操作会有损害。因此，仍需提供一种制造形成减少NFET的变异性的影响的SRAM单元的集成电路的方法。此外，希望提供一种SRAM单元，能够减少NFET的变异性，同时保持SRAM的性能并促进在小几何结构实作中形成SRAM集成电路的高密度。此外，从随后的详细说明和所附的权利要求，配合附图和前述技术领域与背景，本发明的其它可取的特征和特性将变得明显。

发明内容