[发明专利]大尺寸器件及其在后栅极工艺中的制造方法

说明书

相关申请的交叉参考 

本公开与以下共同申请的专利申请相关，并将其的整个公开结合于此作为参考：2011年6月14日提交的美国专利申请，申请号13/160,096，名称为“Large Dimension Device and Method of Manufacturing Same in Gate Last Process(大尺寸器件及其在后栅极工艺中的制造方法)”(代理案卷号TSMC 2011-0157(-0234)/24061.1784)。 

技术领域

本发明涉及一种集成电路器件及其制造方法。 

背景技术

半导体集成电路(IC)工业已经经历了快速的成长。在IC发展的期间内，当几何尺寸(即利用制造工艺制作的最小部件(或线))缩小时，功能密度(即，在单位芯片面积内的互连元件数)已普遍地增加。通过提高生产效率并且降低关联成本，这种缩减的工艺普遍地产生了效益。这种按比例缩减还增加了处理和制造IC的复杂性，并且对于这些将要实现的改进，还需要对IC制造做出类似的改进。 

发明内容

根据本发明的一方面，提供一种集成电路器件，包括：设置在衬底上的栅结构；设置在衬底中的源区和漏区，其中所述栅结构介于所述源区和所述漏区之间；以及嵌入在所述栅结构中的至少一个柱状部件。 

优选地，所述柱状部件的顶部表面与所述栅结构的顶部表面基本在同一平面上。 

优选地，所述柱状部件包括电介质部件。 

优选地，所述电介质部件包括层间介电层的一部分、间隔件、以及前述的组合之一。 

优选地，所述电介质部件是氧化物部件。 

优选地，所述柱状部件的长度沿着与所述栅结构的长度基本垂直的方向延伸，并且所述柱状部件的宽度沿着与所述栅结构的宽度基本垂直的方向延伸。 

优选地，所述源区和所述漏区之间的所述衬底中的所述栅结构下方限定了沟道，并且所述柱状部件的长度沿着平行于所述沟道的方向延伸。 

优选地，所述栅结构包括设置在所述半导体衬底上方的栅介电层，以及设置在所述栅介电层上方的栅电极；以及所述柱状部件延伸穿过所述栅介电层和所述栅电极。 

优选地，在至少一个掺杂部件下方设置掺杂区。 

根据本发明的另一方面，本发明提供一种晶体管，包括：栅堆叠件，所述栅堆叠件设置在半导体衬底上方；源区和漏区，所述源区和所述漏区设置在所述衬底中，其中所述栅堆叠件介于所述源区和所述漏区之间；以及电介质部件，所述电介质部件嵌入在所述栅堆叠件中，所述电介质部件的顶部表面与所述栅堆叠件的顶部表面基本在同一平面上。 

优选地，嵌入在所述栅堆叠件中的所述电介质部件延伸穿过所述栅堆叠件的栅电极和栅介电层。 

优选地，所述电介质部件的长度沿着与所述栅堆叠件的长度基本垂直的方向延伸，以及所述电介质部件的宽度沿着与所述栅堆叠件的宽度基本垂直的方向延伸。 

优选地，其中所述电介质部件包括氧化物材料。 

根据本发明的又一方面，提供一种方法，包括：提供半导体衬底；在所述半导体衬底上方形成具有开口的栅堆叠件；在所述栅堆叠件的所述开口中形成柱状部件；以及利用金属层替换所述栅堆叠的伪层。 

优选地，在所述栅堆叠件的所述开口中形成所述柱状部件包括：形成用于所述栅堆叠件的间隔件，其中所述间隔件部分地填充所述开口；以及 在所述半导体衬底上方形成层间介电层，其中所述层间介电层填充所述开口。 

优选地，其中在所述半导体衬底上方形成具有开口的栅堆叠件包括：在半导体衬底上方形成栅介电层；在所述栅介电层上方形成多晶硅层；在所述多晶硅层上方形成硬掩模层；图案化所述硬掩模层，其中所述图案化的硬掩模层露出部分所述多晶硅层；以及蚀刻所述露出的多晶硅层以及在所述露出的多晶硅层下面的所述栅介电层，以便余留的硬掩模层、多晶硅层、以及栅介电层中包括所述开口。 

优选地，其中图案化所述硬掩模层包括：在所述硬掩模层上执行第一图案化工艺；以及在所述硬掩模层上执行第二图案化工艺，其中所述第二图案化工艺限定所述栅堆叠件中的所述开口。 

优选地，所述第二图案化工艺限定了所述开口，所述开口的长度沿着与所述栅堆叠件的长度垂直的方向延伸，并且所述开口的宽度沿着与所述栅堆叠件的宽度垂直的方向延伸。 

优选地，在所述栅堆叠件的开口中形成柱状部件包括：在所述余留的硬掩模层、多晶硅层、以及栅介电层的所述开口中形成电介质部件。