[发明专利]超结MOSFET和二极管的集成

说明书

技术领域

本发明涉及功率半导体器件和制备该器件的方法。更具体而言，本申请披露了超结金属氧化物半导体场效应晶体管（MOSFET）与基于肖特基的二极管的集成。

背景技术

低电压MOSFET器件可与肖特基二极管单片集成以提供许多优势。某些优势包括反向恢复提高，正向电压降下降，器件成本更低。然而，由于传统肖特基二极管的泄漏太高，因此相同的方法对于高电压MOSFET器件不可行。通常将高电压MOSFET与外部PN二极管配对，而不是将高电压MOSFET器件与肖特基二极管进行集成。虽然该组合可改善泄漏，但是所产生的反向恢复通常较慢并且剧烈。控制载体寿命的方法已用于改善反向恢复。这些方法包括电子辐照和金属扩散。然而这些方法难以控制，并可导致缺陷和泄漏问题。

因此，需要性能提高，器件成本降低，和制造和使用方法较简单的高压MOSFET器件。

发明内容

本发明的实施方式将超结MOSFET与基于肖特基的二极管进行单片集成以提供性能提高、器件成本较低、制造和使用方法较简单的高压MOSFET器件。基于肖特基的二极管包括肖特基二极管，其与在器件特定区域中的相邻沟槽之间的台面表面具有肖特基接触。基于肖特基的二极管也包括PN二极管，其与器件的漂移区形成PN结。例如，基于肖特基的二极管可包括结势垒肖特基（JBS）和混合Pin肖特基（MPS）型二极管。这些基于肖特基的二极管的泄漏降低，储存的电荷降低，峰值反向电流较低，并且比传统PN二极管的恢复更温和。这样可降低快速切换模式中的功率损耗和应力并可降低正向电压降。将超结MOSFET与这些肖特基二极管进行单片集成可提供改善的反向恢复，而无需载体寿命控制。

根据本发明的一个实施方式，单片集成的超结MOSFET和基于肖特基的二极管包括第一导电类型的半导体层，延伸入半导体层中的沟槽，和衬于每个沟槽的侧壁和底部的第二导电类型的导电层。第二导电类型的导电层与半导体层形成PN结。第一多个沟槽置于半导体结构的场效应晶体管（FET）区。FET区可包括半导体层中的第一导电类型的主体区，主体区中的第二导电类型的源区，和通过栅极电介质与主体区和源区隔离的栅电极。第二多个沟槽置于半导体结构的肖特基区。肖特基区包括与第二多个沟槽中的相邻沟槽之间的半导体层的台面表面相接触从而形成肖特基接触的导电材料。导电材料也与邻近第二多个沟槽上部的导电层接触。

在一个实施方式中，单片集成的超结MOSFET和肖特基二极管可进一步包括基本填充在衬于每个沟槽的侧壁和底部的导电层之间的每个沟槽的中心部分的介电材料。

在另一个实施方式中，第一导电类型为p型以及第二导电类型为n型。

在另一个实施方式中，第一导电类型为n型以及第二导电类型为p型。

在另一个实施方式中，半导体层在第二导电类型的衬底上延伸，沟槽延伸通过半导体层。

在另一个实施方式中，半导体层包括外延层。

在另一个实施方式中，栅电极之一置于第一多个沟槽的每一个中，并且主体区和源区与第一多个沟槽的侧壁毗邻（邻接，abut）。

在另一个实施方式中，导电材料与肖特基区中的导电层形成肖特基接触。

在又一个实施方式中，导电材料包括金属。

根据本发明的另一个实施方式，半导体结构包括场效应晶体管（FET）区，其包括在半导体区中的第一导电类型的主体区，在主体区中的第二导电类型的源区，通过栅极电介质与主体区和源区隔离的栅电极，和在FET区上延伸并与源区接触的导电材料。半导体结构也包括肖特基区，其包括延伸入半导体区中的第一多个沟槽，和衬于第一多个沟槽中每个沟槽的侧壁和底部并与半导体区形成PN结的第二导电类型的导电层。导电材料在肖特基区上延伸并与第一多个沟槽中的相邻沟槽之间的半导体区的台面表面相接触，并与邻近第一多个沟槽上部的导电层接触。

在一个实施方式中，导电材料与半导体区的台面表面并与邻近第一多个沟槽上部的导电层形成肖特基接触。

在另一个实施方式中，导电材料包括金属。

在另一个实施方式中，半导体区包括在第二导电类型的衬底上延伸的第一导电类型的外延层，并且第一多个沟槽延伸通过外延层。

在另一个实施方式中，将栅电极置于半导体区的上表面上，栅极电介质在每个栅电极和半导体区之间延伸，每个栅电极沿半导体区上表面与主体区和其中一个源区重叠。