[发明专利]在掩模制备期间修改掺杂区域设计布局以调节器件性能的方法和系统

说明书

技术领域

本发明一般地涉及半导体领域，更具体地来说，涉及集成电路器件的系统及其制造方法。 

背景技术

半导体集成电路（IC）工业经历了快速增长。在IC演进的过程中，功能密度（即，每单位芯片面积互连器件的数量）普遍增加，同时几何尺寸（即，可以使用制造工艺制造的最小部件（或线））减小。这种比例缩小工艺通常通过增加生产效率和降低相关成本来提供优势。这种比例缩小还增加了处理和制造IC的复杂度，并且对于将要实现的这些进步，需要IC处理和制造的类似发展。 

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：接收集成电路设计布局，所述集成电路设计布局被设计为限定集成电路，其中，所述集成电路设计布局包括掺杂部件布局；标识所述集成电路中用于器件性能修改的区域；以及在掩模制备工艺期间修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分，从而提供修改的掺杂部件布局。 

在该方法中，在所述掩模制备工艺的光学邻近校正工艺期间实施修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分。 

该方法还包括：在所述掩模制备工艺期间标识所述集成电路中用于器件性能修改的区域。 

在该方法中，标识所述集成电路中用于器件性能修改的区域包括：标 识用于减小泄露电流的晶体管。 

在该方法中，所述掺杂部件布局的所述部分限定用于形成所述集成电路的掺杂区域的抗蚀剂层的临界尺寸；以及修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分包括修改所述抗蚀剂层的所述临界尺寸。 

在该方法中，修改所述抗蚀剂层的所述临界尺寸包括减小所述临界尺寸。 

该方法还包括：根据所述修改的掺杂部件布局来制造掩模。 

该方法还包括：使用根据所述修改的掺杂部件布局制造的掩模在所述集成电路的衬底中形成掺杂区域。 

在该方法中，使用根据所述修改的掺杂部件布局制造的掩模在所述集成电路的衬底中形成所述掺杂区域包括：使用所述掩模在所述衬底的上方形成图案化抗蚀剂层。 

根据本发明的另一方面，提供了一种方法，包括：接收掺杂部件设计布局，所述掺杂部件设计布局限定用于形成集成电路器件的掺杂区域的抗蚀剂层的临界尺寸；在掩模制备工艺期间修改所述掺杂部件设计布局以调节所述集成电路器件的性能，其中，修改包括修改所述临界尺寸；以及根据修改的掺杂部件设计布局制造掩模。 

在该方法中，在掩模制备工艺期间修改所述掺杂部件设计布局包括：在光学邻近校正工艺期间修改所述掺杂部件设计布局。 

在该方法中，修改所述临界尺寸包括减小所述临界尺寸。 

该方法还包括：使用根据所述修改的掺杂部件设计布局制造的掩模在衬底中形成掺杂区域。 

在该方法中，形成所述掺杂区域包括：形成晶体管的轻掺杂源极区域和轻掺杂漏极区域。 

在该方法中，使用根据所述修改的掺杂部件设计布局制造的掩模在所述衬底中形成所述掺杂区域包括：使用所述掩模在所述衬底的上方形成图案化抗蚀剂层，其中，所述图案化抗蚀剂层具有露出所述衬底的开口；以及对露出的衬底实施离子注入工艺。 

在该方法中，修改所述临界尺寸包括增加所述离子注入工艺的注入剂量。 

在该方法中，在所述掩模制备工艺期间修改所述掺杂部件设计布局以调节所述集成电路器件的性能包括：修改所述掺杂部件设计布局以减小晶体管的泄露电流。 

在该方法中，修改所述临界尺寸包括减小所述临界尺寸。 

根据本发明的又一方面，提供了一种用于制造集成电路器件的系统，所述系统包括：掩模制造实体，可操作地用于制造掩模，其中，所述掩模制造实体包括：计算机可读介质，存储用于通过至少一个计算机处理器执行的多个指令，其中，指令用于：接收掺杂部件设计布局，所述掺杂部件设计布局限定用于形成集成电路器件的掺杂区域的抗蚀剂层的临界尺寸，修改所述掺杂部件设计布局以调节所述集成电路器件的性能，其中，修改包括修改所述临界尺寸，以及根据修改的掺杂部件设计布局制造掩模。 

在该集成电路器件制造系统中，修改所述临界尺寸包括减小所述临界尺寸。 

附图说明

当结合附图进行阅读时，根据以下详细描述更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。