[发明专利]测试装置及测试方法

说明书

技术领域

本发明涉及一种测试装置及测试方法。

背景技术

被称为源同步的、与数据信号一起并行输出同步用的时钟信号的接口已广为人知。专利文献1记载了对采用这样接口的被测试器件进行测试的测试装置。专利文献1记载的测试装置，根据被测试器件输出的时钟信号对数据信号的数据值进行取样，将取样得到的数据值与期望值进行比较。

专利文献1美国专利第7644324号说明书

专利文献2特开2002-222591号公报

专利文献3美国专利6556492号说明书

发明内容

发明要解决的问题

但是，存在时钟信号没有从被测试器件正常输出的情况。测试装置也必须检测出这样的不良情况。

解决问题的手段

为了解决上述问题，在本发明的第1方式中，提供一种测试装置以及测试方法，所述试装置是测试输出数据信号和表示所述数据信号取样时序的时钟信号的被测试器件的测试装置，包括：数据取得部，以与所述被测试器件输出的所述时钟信号对应的取样时钟的时序或与该测试装置的测试周期对应的时序信号的时序取得所述被测试器件输出的所述数据信号；判断部，基于将所述数据取得部取得的所述数据信号与期望值比较后的结果，判定所述被测试器件的好坏；指定部，指定所述数据取得部根据与所述取样时钟对应的时序或与所述时序信号对应的时序的哪一个取得所述数据信号。

另外，上述发明的概要并未列举出本发明的必要技术特征的全部，同时，这些特征群的次级组合也能成为发明。

附图说明

【图1】表示被测试器件200，及测试被测试器件200的本实施方式涉及的测试装置10。

【图2】表示从被测试器件200输出的数据信号及时钟信号的时序。

【图3】表示本实施方式涉及的测试装置10的构成。

【图4】表示时钟生成部36构成的一个例子，及数据取得部38构成的一个例子。

【图5】表示数据信号，时钟信号，延迟信号，第1选通信号，第2选通信号，以及，取样时钟的时序的一个例子。

【图6】示出了表示被测试器件200的测试顺序的流程图。

【图7】示出了进行作为存储器器件的被测试器件200的功能测试时的时序图。

【图8】表示在读出处理时，从测试装置10发送到被测试器件200的命令及读使能信号、从被测试器件200发送到测试装置10的时钟信号及数据信号、屏蔽信号及取样时钟的时序，以及从缓冲部58向判断部42转送的数据的时序的一个例子。

【图9】表示在本实施方式涉及的测试装置10中的调整时的处理流程。

【图10】表示缓冲部58的检查处理(S31)中的测试装置10的功能构成。

【图11】表示时钟信号的延迟量的调整处理(S32)中的测试装置10的功能构成。

【图12】表示时钟信号的延迟量的调整处理(S32)中的测试装置10的处理流程。

具体实施方式

以下通过发明的实施方式说明本发明，但以下实施方式并不限定权利要求所涉及的发明，另外，在实施方式中说明的特征组合并非全部都是发明的解决手段所必须的。

图1，表示被测试器件200，及对被测试器件200进行测试的本实施方式涉及的测试装置10。图2，表示从被测试器件200输出的数据信号及时钟信号的时序。

本实施方式涉及的测试装置10，对被测试器件200进行测试。在本实施方式中，测试器件200，通过作为双向总线的DDR(Double Data Rate)接口，和其它器件进行数据的收发。

DDR接口，并行转送多条数据信号DQ和表示取样数据信号DQ的时序的时钟信号DQS。在本例中，DDR接口，比如，如图2所示，对4条数据信号DQ0、DQ1、DQ2、DQ3转送1条时钟信号DQS。同时，DDR接口转送相对于时钟信号DQS的速率，同步于时钟信号DQS的2倍的速率的数据信号DQ。

在本实施方式中，被测试器件200，比如是非易失性存储器器件，通过DDR接口，从其他的控制用器件写入及读出数据。本实施方式涉及的测试装置10，通过作为这样的双向总线的DDR的接口与被测试器件200进行数据信号DQ及时钟信号DQS的收发，来测试被测试器件200。并且，测试装置10还与被测试器件200之间进行写使能信号及读使能信号等的控制用信号的收发。