[发明专利]三维非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年5月24日提交的申请号为10-2011-0049021的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言涉及一种具有三维(3D)结构的非易失性存储器件(下文简称为“3D非易失性存储器件”)及其制造方法。

背景技术

非易失性存储器件即使在供电停止的情况下也能保留数据。由于在硅衬底上将存储器单元制造成单层形式的2维(2D)结构的存储器件在提高集成度方面已然达到极限，提出了将存储器单元垂直层叠在硅衬底上的3D非易失性存储器件。

下面参照相关附图来说明已知的3D非易失性存储器件的结构和特征。

图1A和1B是说明3D非易失性存储器件的制造方法的截面图。要注意的是，出于描述的目的，在图中仅示出了其中一个存储串的一部分。换言之，仅示出了沿着自衬底突出的沟道层叠的一个选择晶体管和多个存储器单元。

如图1A所示，在衬底10之上交替地层叠多个层间绝缘层11和多个牺牲层(未示出)然后经刻蚀形成沟槽。所述多个牺牲层被形成为保护将在后续工艺中形成的多个字线和多个选择栅线的区域。通常，由于选择栅线具有比字线长的长度，因此用于保护选择栅线区域的牺牲层比用于保护字线区域的牺牲层厚。

在沟槽中形成沟道12。将所述多个层间绝缘层11和所述多个牺牲层刻蚀为在相邻沟道12之间形成缝隙。

通过去除经由缝隙的内壁暴露出的所述多个牺牲层来形成多个字线区域和多个选择栅线区域。这里，选择栅线区域D1比字线区域D2厚。

在其中形成有所述多个字线区域和所述多个选择栅线区域的所得结构的整个表面上形成导电层13。这里，所述多个字线区域被导电层13完全地填充，然而所述多个选择栅线区域被导电层13部分地填充。

如图1B所示，刻蚀形成在缝隙内壁上的导电层13，以便将多个字线13A与多个选择栅线彼此分离开。然而，在这个过程中，可以完全地去除形成在所述多个选择栅线区域中的导电层13(附图标记“A”)。

通常，由于非易失性存储器件的选择晶体管具有比存储器单元高的阈值电压，因此要通过控制沟道的杂质掺杂浓度来控制选择晶体管的阈值电压。然而，制造3D非易失性存储器件的现有方法在控制选择晶体管的阈值电压方面存在难度，因为沟道被填充在沟槽中。

发明内容

本发明的示例性实施例涉及一种3D非易失性存储器件及其制造方法，所述3D非易失性存储器件可以防止选择栅线在用于将字线彼此分开的刻蚀工艺中被去除。

根据本发明的一个方面，提供了一种3D非易失性存储器件，其包括：自衬底突出的第一沟道；选择栅，所述选择栅被形成在第一沟道的侧壁上并且呈L形；以及栅绝缘层，所述栅绝缘层被插入在第一沟道与选择栅之间且包围第一沟道。

根据本发明的另一个方面，提供了一种制造3D非易失性存储器件的方法，包括以下步骤：形成自衬底突出的第一沟道；形成包围第一沟道的第一栅绝缘层；以及在其上形成有第一栅绝缘层的第一沟道的侧壁上形成L形的第一选择栅。

根据本发明的另一个方面，提供了一种制造3D非易失性存储器件的方法，包括以下步骤：形成自衬底突出的第一沟道；在其中形成有第一沟道的结构的整个表面上形成第一牺牲层；在所述第一牺牲层上形成第一层间绝缘层；通过刻蚀所述第一层间绝缘层和所述第一牺牲层来在第一沟道中的相邻的第一沟道之间形成第一缝隙，以形成具有L形且保留在第一沟道的侧壁上的第一牺牲层；通过去除经由第一缝隙暴露的第一牺牲层来形成第一选择栅区域；以及通过在所述第一选择栅区域中填充第一导电层来形成每个都具有L形状的第一选择栅。

附图说明

图1A和1B是说明一种现有的3D非易失性存储器件的制造方法的截面图；

图2A和图2B是说明根据本发明的一个实施例的3D非易失性存储器件中的栅线的结构的立体图；

图3A和图3B是说明根据本发明的另一个实施例的3D非易失性存储器件中的栅线的结构的立体图；

图4A至图4F是说明根据本发明的第一实施例的制造3D非易失性存储器件的方法的截面图；

图5A至5F是说明根据本发明的第二实施例的制造3D非易失性存储器件的方法的截面图；

图6A至图6D是说明根据本发明的第三实施例的制造3D非易失性存储器件的方法的截面图；

图7A至7F是说明根据本发明的第四实施例的制造3D非易失性存储器件的方法的截面图；