[发明专利]用于数字电路的信号延迟方法、装置及数字电路系统

说明书

技术领域

本发明涉及电路技术，尤其涉及一种用于数字电路的信号延迟方法、装置及数字电路系统。

背景技术

数字逻辑设计中，通常使用寄存器或者采用RAM（Random Access Memory，随机存取存储器）实现宽脉冲类型信号的大规模延迟。

使用寄存器实现宽脉冲类型信号的延迟通过寄存器D级联实现，每个寄存器D实现一个时钟周期的延迟，实现m个时钟周期的延迟量需要占用m个寄存器资源。信号（signal）经过m个时钟周期延迟后变为延迟信号（delay signal）。

该方法存在的问题是：延迟量较大时，需要消耗大量的寄存器，不利于降低功耗和成本；并且大量的寄存器级联造成寄存器保持时间不容易满足，对后端的时序不利；当延迟量变化时需要修改代码，且代码行数多，导致可扩展性差。

采用RAM实现脉冲类型信号的延迟，通过RAM的读数据和写数据之间的地址差实现。写端口从地址0开始写入数据，当RAM写端口写地址为“delay”时，读端口从地址0开始读出数据，读数据比写数据晚“delay”个时钟周期输出，即实现延迟量为“delay”的延迟。

该方法存在的问题是：延迟量较大时需要占用大量的RAM资源，造成成本和功耗增加；并且大量的RAM资源消耗导致后端布局布线拥塞；当延迟量增大时，需要增加RAM的深度，也增加了RAM读写控制的设计难度，可扩展性差。

发明内容

本发明实施例提供一种用于数字电路的信号延迟方法、装置及数字电路系统，用于节约数字电路中用于信号延迟的资源。

本发明实施例提供一种用于数字电路的信号延迟方法，包括：

接收待延迟的信号，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数；

分解出所述待延迟的信号的上升沿和下降沿；

通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿；

将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了n延迟单位后的信号。

本发明实施例的第一个方面是提供一种用于数字电路的信号延迟装置，包括：

沿分解单元，用于接收待延迟的信号，并用于分解出所述待延迟的信号的上升沿和下降沿，并将分解出的所述待延迟的信号的上升沿和下降沿发送给延迟单元，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数；

延迟单元，用于接收所述沿分解单元发送的所述待延迟的信号的上升沿和下降沿，通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿，并将所述延迟后的上升沿和延迟后的下降沿发送给合成单元；

合成单元，用于接收所述延迟单元发送的所述延迟后的上升沿和延迟后的下降沿，将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了n延迟单位后的信号。

本发明实施例的另一个方面是提供一种数字电路系统，包括上述用于数字电路的信号延迟装置。

本发明实施例中提供的信号延迟方法采用计数器实现信号的延迟，从而可以用少量的计数器替代寄存器或RAM实现信号的延迟，有效地解决了传统方式通过寄存器、RAM延迟导致的占用资源大的问题。

附图说明

图1为本发明实施例提供的用于数字电路的信号延迟方法的流程图；

图2为本发明实施例用于数字电路的信号延迟方法的实现时序图；

图3为本发明实施例用于数字电路的信号延迟方法中上升沿间隔与下降沿间隔的示意图；

图4为本发明实施例提供的一种用于数字电路的信号延迟装置的结构示意图；

图5为本发明实施例提供的另一种用于数字电路的信号延迟装置的结构示意图；

图6为图5所示用于数字电路的信号延迟装置中上升沿延迟单元DLY_B1的结构示意图；

图7为图5所示用于数字电路的信号延迟装置中基本脉冲延迟单元信号及参数示意图；

图8为图5所示用于数字电路的信号延迟装置中基本脉冲延迟单元DLYA的实现电路图。

具体实施方式

图1为本发明实施例提供的用于数字电路的信号延迟方法的流程图。如图1所示，数字逻辑延迟方法包括：

步骤11、接收待延迟的信号，该待延迟的信号的待延迟量为n个延迟单位，其中n为自然数，延迟单位可以是时钟周期；

步骤12、分解出该待延迟的信号的上升沿和下降沿；