[发明专利]具有复制偏置方案的电流感测放大器

说明书

背景技术

随着现代数字时代的到来，半导体存储器装置正在变得越来越集成到人们日常生活中。这些存储器装置存储用于计算机、通信装置、音乐播放器、图像处理器、汽车系统等的数字编码数据。

图1图示了传统的存储器装置100的一部分，其包括存储器阵列102，存储器阵列102由布置成M行（例如，字）和N列（例如，位）的许多存储器单元104构成，其中为了清楚起见在图1中将各个存储器单元104标为C_行-列。沿每个行，字线耦接到各个存储器单元内的各个存取晶体管（未示出）的各个栅极。例如，在行1中，字线WL1耦接到存储器单元C_1-1至C_1-N的各个存取晶体管的各个栅极；在行2中，字线WL2耦接到存储器单元C_2-1至C_2-N的各个存取晶体管的各个栅极；如此等等。沿每个列，一对互补位线可以耦接到各个存储器单元的互补存储节点。例如，对于列1，互补位线BL1、BL1’可以耦接到存储器单元C_1-1至C_M-1的各个互补存储节点；对于列2，互补位线BL2、BL2’可以耦接到存储器单元C_1-2至C_M-2的各个互补存储节点；如此等等。与图1中所示的互补位线相反，诸如例如闪速存储器或动态随机存取存储器（DRAM）的其他架构可以包括每个列的单端位线。

为了便于读取操作，感测放大器106可以耦接到各列存储器单元。每个感测放大器106具有感测线SL和参考感测线SL’。例如，在图1中所示的架构中的第一列中，感测放大器SA-C1具有耦接到位线BL1的感测线SL1并且具有耦接到互补位线BL1’的参考感测线SL1’。在其他实施例（诸如其中单元仅具有单个位线而没有互补位线的DRAM或闪速存储器架构）中，参考感测线SL’可以耦接到参考单元或者某个其他参考电位。

为了从存储器单元行读取数据值，断言（assert）行的字线以在感测线和参考感测线上建立各个差分偏置，其中每个感测放大器看到的差分偏置取决于从相应的存储器单元读取的数据状态。例如，如果单元C_1-1存储逻辑“1”值并且C_1-2存储逻辑“0”值，则字线WL1的断言可能导致SL1/SL1’上的第一差分偏置（与感测放大器SA-C1可以检测到的逻辑“1”对应）并且可以同时导致SL2/SL2’上的第二、不同的差分偏置（与感测放大器SA-C2可以检测到的逻辑“0”对应）。在感测放大器106检测到各个差分偏置之后，感测放大器106随后锁存相应的数据值并且可以进行另一读取或写入操作。

尽管存储器装置和感测放大器是公知的，但是存储器设计人员不断追求提供更快且更准确的读取和写入操作，使得可以更快速地取回和/或处理数据。对于读取操作，位线和/或感测线的预充电所需的时间、以及感测泄漏到位线/感测线上的数据状态所需的时间对总读取存取时间作出显著的贡献。因此，尽管传统的感测放大器在某些方面是足够的，但是本发明人设计了如这里阐述的改进的感测放大器。

附图说明

图1是传统的存储器装置的框图。

图2是根据一些实施例的感测放大器的电路图。

图3-4是根据一些实施例可以包括在感测放大器中的预充电电路的电路图。

图5是根据一些实施例的第一级感测放大器的框图。

图6是根据一些实施例的许多第一级感测放大器的电路图。

图7是根据一些实施例的许多第一级感测放大器的电路图。

图8是根据一些实施例的被配置成耦接到多电平存储器单元的第一级感测放大器的电路图。

图9是根据一些实施例的包括许多感测放大器的存储器装置的框图。

图10是根据其他实施例的包括许多感测放大器的存储器装置的框图。

图11是根据其他实施例的包括许多感测放大器的存储器装置的框图。

具体实施方式

现在参照附图描述要求保护的主题内容，其中通篇中相同的附图标记用于指示相同的元件。在下面的描述中，出于说明的目的，阐述了许多具体细节以便提供对要求保护的主题内容的详尽理解。然而，可以明显的是，要求保护的主题内容可以在没有这些具体细节的情况下实践。