[发明专利]一种形成双应力刻蚀阻挡层的方法有效

申请号：	201210158826.1	申请日：	2012-05-22
公开（公告）号：	CN102709246A	公开（公告）日：	2012-10-03
发明（设计）人：	徐强	申请（专利权）人：	上海华力微电子有限公司
主分类号：	H01L21/8238	分类号：	H01L21/8238
代理公司：	上海新天专利代理有限公司 31213	代理人：	王敏杰
地址：	201210 上海市浦***	国省代码：	上海;31
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摘要：
搜索关键词：	一种形成应力刻蚀阻挡方法
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【说明书】：

技术领域

本发明涉及一种形成双应力层的方法，尤其涉及一种形成双应力刻蚀阻挡层的方法。

背景技术

应变硅技术集成工艺在45纳米节点已经得到大范围的应用。所谓应变硅技术是指在掺杂区域上形成可在衬底上产生应力的应力层，该应力层的应用能够增加源漏极中载流子的迁移率。沿沟道方向的压应力可以提高空穴的迁移率，而沿沟道方向的拉应力可以提高电子的迁移率。为了对沟道内的载流子迁移率有明显的改进，该引入应力的材料层通常形成于接近沟道的表面，通常可以在CMOS器件上直接形成具有应力的氮化硅蚀刻阻挡层来实现。即在NMOS的N型沟道表面形成拉应力SiN层，在PMOS的P型沟道表面形成压应力SiN层。

然而，就目前工艺集成来说，不同应力SiN薄膜的交叠区域处理是一个难点，

如图1A-1F所示，由图1A可知，在NMOS区域1与PMOS区域2上沉积高拉应力氮化硅层3；由图1B可知在NMOS区域1上的高拉应力氮化硅层3的上表面生成光刻阻挡层5，并将PMOS区域2上的高拉应力氮化硅层3完全移除；由图1C可知，移除光刻阻挡层5并在NMOS区域1高拉应力氮化硅层3的上表面以及PMOS区域2上表面沉积高压应力氮化硅层4；由图1D可知，在PMOS区域2上的高压应力氮化硅层4的上表面沉积光刻阻挡层5；由图1E可知，移除NMOS区域1高拉应力氮化硅层3上表面的高压应力氮化硅层4，由以上的工艺步骤得出，很容易因为高拉应力氮化硅层3与高压应力氮化硅层4的交叠区域也就是连接处发生不规则形状而造成良率的损失。目前对于交叠的问题，主要通过干法刻蚀工艺的调整或者在版图设计时候加以考量以尽量减少对良率的影响，但是增加了工艺控制的难度。因此急需找到一种和现有工艺兼容，并且不产生工艺缺陷的工艺方法。

发明内容

发明公开了一种形成双应力刻蚀阻挡层的方法。用以解决现有技术中高拉应力氮化硅层与高压应力氮化硅层的交叠区域不平整，所造成良率损失的问题。

为实现上述目的，发明采用的技术方案是：

一种形成双应力刻蚀阻挡层的方法，包括：具有NMOS区域与PMOS区域的半导体器件，其中，还包括以下工艺步骤：

步骤一，在NMOS区域与PMOS区域上方沉积高拉应力氮化硅层；

步骤二，在NMOS区域上方高拉应力氮化硅层的上表面生成光刻阻挡层，并对PMOS区域上高拉应力氮化硅层进行部分刻蚀，使PMOS区域上残留部分高拉应力氮化硅层；

步骤三，对PMOS区域上的高拉应力氮化硅层进行第二次刻蚀，将残留部分的高拉应力氮化硅层完全移除，同时NMOS区域上高拉应力氮化硅层未被光刻阻挡层覆盖的侧面也被刻蚀一部分；

步骤四，去除NMOS区域上光刻阻挡层；

步骤五，在所述NMOS区域上方高拉应力氮化硅层以及PMOS的上表面覆盖高压应力氮化硅层；

步骤六，在所述PMOS区域上方的高压应力氮化硅层上表面生成光刻阻挡层，并对所述NMOS区域上方的高压应力氮化硅层进行刻蚀，使NMOS区域上方的所述高拉应力氮化硅层完全露出；

步骤七，移除所述PMOS区域上方的所述光刻阻挡层。

上述的形成双应力刻蚀阻挡层的方法，其中，所述步骤二中对PMOS区域上高拉应力氮化硅层进行部分刻蚀的方法为选择性干法刻蚀方法。