[发明专利]振铃抑制电路

说明书

技术领域

本公开涉及一种振铃（ringing）抑制电路，所述振铃抑制电路连接到通过一对高电势侧信号线和低电势侧信号线传输差分信号的传输线并且抑制随着信号的传输所生成的振铃。

背景技术

在经由传输线传输数字信号的情况下，由于信号电平变化时信号能量的一部分被反射，从而在接收侧产生波形中的失真（例如过冲和下冲），即振铃。例如在如下专利文件中提出各种建议，以抑制波形失真。

[专利文件1]JP 2001-127805A（US 6,326,803B1）

[专利文件2]JP 2010-103944A

例如，在专利文件1中，在传输路径的端子电路中信号的电压电平在高和低之间转换的情况下，在被延迟电路赋予的延迟时间期间端子的阻抗暂时减小。此外，辅助切换电路被并联连接到现有技术中使用的端子切换电路。四个MOSFET串联连接到电源Vcc和接地之间的辅助切换电路，并且通过传输到端子的信号和串联的三个逆变器延迟且逆变的信号来执行其切换控制。然而，利用这种配置，当端子暂时连接到电源Vcc或接地时，多个MOSFET的导通电阻暂时串联或串并联连接在两个部分之间。因此，不能充分减小端子的阻抗。尽管需要增大FET的尺寸以减小导通电阻，然而端子电路的尺寸不可避免会增大。

此外，在专利文件2中，开关连接在传输差分信号的高电势信号线和低电势信号线之间。当波形失真检测单元检测到线之间的电压的相对大小相反时，开关截止并且在线之间引起短路。如果在线之间引起短路并且线之间的阻抗变为零，则接收传输信号的节点附近的信号波形中的失真能够降低。然而，由于波形的失真部分的能量在短路电路的情况下没有被消耗，从而能量在短路电路点处反射并且达到已经传输信号的节点侧。这对其它节点是不利的。

发明内容

因此，本发明的目的在于提供一种仅消耗波形失真的能量以利用简化配置可靠地抑制振铃的振铃抑制电路。

提供一种振铃抑制电路，用于抑制通过传输线传输差分信号中生成的振铃，所述传输线由一对高电势侧信号线和低电势侧信号线形成。所述振铃抑制电路包括电压驱动型线间（inter-line）切换装置，其连接在该对信号线之间；以及控制部，用于当检测到差分信号的电平中发生变化时，将所述线间切换元件同时导通一固定时间段。所述线间切换装置可以为串联连接的一组第一和第二线间切换元件或单个线间切换元件。

附图说明

从下面参考附图给出的说明中，上述和其它目的、特征以及优点将变得更显而易见。在附图中：

图1为根据第一实施例的振铃抑制电路的电路图；

图2为示出如图1所示的振铃抑制电路的操作的时序图；

图3为根据第二实施例的振铃抑制电路的电路图；

图4为根据第三实施例的振铃抑制电路的电路图；

图5为根据第四实施例的振铃抑制电路的电路图；

图6为根据第五实施例的振铃抑制电路的电路图；

图7A到图7C为电路图和图7A的电路的操作的模拟结果的时序图；

图8A到图8C为电路图和图8A的电路的操作的模拟结果的时序图；

图9A到图9C为电路图和图9A的电路的操作的模拟结果的时序图；

图10A和图10B为根据第六实施例的电路图和电路10A的操作的模拟结果的时序图；

图11为根据第七实施例的振铃抑制电路的电路图；

图12为示出图11所示的振铃抑制电路的时序图；

图13为根据第八实施例的振铃抑制电路的电路图；

图14为示出图13所示的振铃抑制电路的时序图；

图15为根据第九实施例的振铃抑制电路的电路图；

图16为根据第十实施例的振铃抑制电路的电路图；

图17A到图17C为电路图和图17A的电路的操作的模拟结果的时序图；

图18为根据第十一实施例的振铃抑制电路的电路图；

图19A和图19B为示出在接地偏移为0V的情况下图17A的电路的操作的模拟结果的时序图；

图20A和图20B为示出在接地偏移为-7.5V的情况下图17A的电路的操作的模拟结果的时序图；

图21A和图21B为示出在接地偏移为+9.5V的情况下图17A的电路的操作的模拟结果的时序图；

图22为根据第十二实施例的振铃抑制电路的电路图；

图23A和图23B为示出在接地偏移为0V的情况下图17A的电路的模拟结果的时序图；