[发明专利]一种内存设备的布线方法

说明书

技术领域

本发明涉及计算机领域的内存走线方法，尤其涉及印制电路板（PCB）设计中内存部分走线方法。

背景技术

通常在内存控制器的布局布线指导（Layout Guide）中，印制电路板（PCB）内存部分走线设计中，同一个数据组的信号线必须同层走线，并且保持过孔数量相同。也就是说，同一个数据组的信号线即使需要跳层走线，也必须同时跳线，以保证在经过的走线层，各个信号线的走线线段（Cline）都等长，并且同一个数据组的信号线打孔数量相同。

不管是双倍数据速率1（DDR1），还是双倍数据速率2（DDR2），还是双倍数据速率3（DDR3）中，内存控制器的布局布线指导（Layout Guide）中通常都有这个要求。一个数据组中，包括8个数据信号（DQ）、1个或者1对数据选通信号（DQS）、1个数据掩码信号（DM）。在内存的读操作或者写操作中，8个数据信号（DQ）及1个数据掩码信号（DM）均是以数据选通信号（DQS）为参考。因此，在印制电路板（PCB）设计中，需要让同一个数据组内的各个信号线，在内存控制器与内存设备之间的总延时，相互之间的差值控制在一个很小的范围。理想情况下，同一个数据组内的各个信号线，在内存控制器与内存设备之间的总延时相等。

在多层印制电路板（PCB）中，分布在各个走线层的走线线段（Cline），单位长度的延时不一样。尤其是内层走线（Stripline）及外层走线（Microstrip）的单位长度的延时值相差较大。传统走线方式中，同一数据组的信号线采用同层走线方式，能较好的保证同一个数据组内的各个信号线总延时的差值控制在一个很小的范围。

在有些印制电路板（PCB）设计中，由于主板面积小，或者内存控制器与内存设备之间的距离太近等原因，同一个数据组内的信号线很难实现同层走线。如果强行按照同一个数据组内的所有信号线同层走线，势必会增加走线层数，或者拉大内存控制器与内存设备之间的距离，这样均会增加印制电路板（PCB）的制作成本。

传统的技术，印制电路板（PCB）设计中，当内存控制器的布局布线指导（Layout Guide）中，要求同一个数据组的信号线必须同层走线，设计者通常会严格按照布局布线指导（Layout Guide）去设计，甚至不惜成本。。

发明内容

本发明主要解决的技术问题是提供一种内存设备的布线方法，该方法允许同一个数据组内的信号线通过多个走线层同时走线，且将各个信号线在内存控制器与内存设备之间的总延时的差值控制在一个很小的范围。能够解决主板面积小，或者内存控制器与内存设备之间的距离太近等情况下，强行按照同一个数据组内的所有信号线同层走线，会增加印制电路板（PCB）的制作成本的问题。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种内存设备的布线方法，具体步骤包括：

（100）将同一个数据组的各个信号线，在内存控制器与内存设备之间连通，信号线从印制电路板的多个走线层同时走线；

（200）分别计算各个信号线的所有走线线段的延时：

  T_i=T_D*L_i

其中T_i为第i条走线线段的延时，T_D为走线线段单位长度的延时，L_i为第i条走线线段的长度；

（300）计算同一数据组内各个信号线的总延时T_SUM：

T_SUM=                                               =T₁+T₂+…….+T_N

假设信号线两个端点之间由N个走线线段组成；

（400）通过调节各个信号线的表层线长或内层线长，直至各个信号线的总延时的差值的绝对值控制在限制范围内。

在本发明一个较佳实施例中，所述走线线段单位长度的延时T_D的计算方法包括：

（110）、判断该走线线段是内层走线还是外层走线；

（120）、如果是内层走线，走线线段单位长度的延时T_D计算方法为：

其中为该走线线段的参考层的介电系数，C为光速；

（130）、如果是外层走线，走线线段单位长度的延时T_D计算方法为：

其中为修正后的介电系数，C为光速；