[发明专利]半导体线路制作工艺

说明书

技术领域

本发明涉及一种半导体结构及其制作工艺，特别是涉及一种存储型闪存存储器(NAND flash)线路结构暨其制作工艺。

背景技术

光刻制作工艺为利用曝光显影步骤来将光掩模上的电路图案缩微转印至晶片上，用于制作出特定的线路图形。然而，随着半导体制作工艺的微缩，传统的光学光刻技术已面临了实作瓶颈。以现今主流的193纳米(nm)波长的氟化氩(ArF)激光光源为例，其可达到的最小晶体管半间距(half-pitch)为65纳米，若再搭配业界现有的浸润式光刻(Immersion Lithography)技术，晶体管半间距则可以再推进至45纳米，但这已是其曝光光刻的物理极限。若要实现45纳米以下制作工艺半间距的要求，则需仰赖更高阶的光刻技术，如浸润式光刻搭配双重曝光(Double Patterning)技术、极紫外光(Extreme Ultra Violet,EUV)技术、无光掩模光刻(Maskless Lithography,ML2)技术，以及纳米转印(Nano-imprint)等技术。

在上述所提的各种光刻技术中，双重曝光技术是在商用化实作中最成熟的技术之一，其能够使用现有的设备来达成更微细的线路制作，而无需换购极为昂贵黄光机台或是进行大规模的资本投资。在业界双重曝光技术与相关设备逐渐成熟的环境下，原本面临物理极限的193纳米浸润式光刻因而得以延伸应用至32纳米与22纳米制作工艺节点，成为下一世代光刻制作工艺的主流技术。

所谓的双重曝光技术，即是将原本单一绸密的半导体线路图形分成两个交错或互补的图案，并通过浸润式光刻等的光刻技术分别转印，再将曝光在晶片上的两个图案结合达到最后完整的电路图案。将此技术应用在现今存储型闪存存储器(NAND flash)制作工艺中，其可在存储区块(block)中制作出间距在28纳米以下的字符线(word line)或位线(bit line)结构，有效地增进存储器在单位面积下所能达到的存储容量。

对于现今一般现有的自对准双重曝光技术在存储型闪存存储器的制作中，特别是关于线串列区(string)中字符线与选择栅等结构的制作中，由于线路特征的线宽及/或其间的间距已经微缩到了数十个纳米的等级，在如此低的特征尺寸环境下，制作工艺中因线路特征的疏密程度所造成的微负载效应(micro loading effect)愈形明显，使得线路图形中疏区与密区所形成的图形特征难以获得较佳、一致的线宽(critical dimension uniformity，CDU)、线宽粗糙度(line width roughness)、以及线缘粗糙度(line edge roughness)等性质。对此，目前业界普遍作法为在疏密图形的交界处，如字符线与选择栅的交界，设置额外的虚置图形特征(dummy pattern)，如虚置的字符线。此虚置图形特征作为一牺牲结构来取代原先一般制作工艺手段中所会产生的不均一线路图形。如此，虚置图形以外的正常图形将可以获得较为均一的线路性质。

上述设置虚置图形的作法虽然为线路图形不均的问题提供了一种解法，然设置虚置图形需耗费额外可用的布局空间，对于现今半导体线路布局的图形密度愈趋致密的目标实有冲突。因此，现今业界现有的双重曝光技术仍有其相当的改进空间。

发明内容

作为现有技术的改良方案，本发明特以提出了一种新颖的半导体制作工艺。此制作工艺属于半导体技术中正型自对准双重曝光制作工艺(positive self-aligned double patterning,P-SADP)的改良，其通过特定的制作工艺步骤而得以在存储器线路布局的线串列区中形成轮廓性质均一的线图形，不需如一般传统作法般需于线路布局中设置额外的虚置图形特征。此外，其步骤设计对于制作工艺(特别是光学光刻制作工艺)的容许度更高、更为友善。

本发明的目的之一在于提供一种用以形成特定图形特征的半导体制作工艺，其步骤包含：依序在一基底上形成一目标层、一硬掩模层、以及多个等间隔排列的内核体，于该些内核体的侧壁形成间隙壁体，去除该些内核体使得该些间隙壁体在该硬掩模层上呈间隔排列，以该些间隙壁体为掩模将该硬掩模层图形化为多个间隔排列的硬掩模体，去除位于一第一预定区域外的该些硬掩模体。分别在该第一预定区域中最两侧的数个该硬掩模体上覆盖第一光致抗蚀剂，以及以该第一光致抗蚀剂以及剩余的该些硬掩模体为掩模图形化该目标层。

无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。

附图说明