[发明专利]提高静态随机存储器写入冗余度的方法

说明书

技术领域

本发明涉及半导体制备技术领域，更确切的说，本发明涉及一种提高静态随机存储器写入冗余度的方法、以及采用了该提高静态随机存储器写入冗余度的方法的静态随机存储器制造方法。

背景技术

静态随机存储器（SRAM）作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。图1所示的是一个90纳米以下的通常的静态随机存储器单元的版图结构，包括有源区、多晶硅栅、和接触孔这三个层次。图中区域1所标示出来的为控制管（Pass Gate），该器件为一NMOS器件，区域2所标示出来的为下拉管（Pull Down MOS），该器件同样为一NMOS器件，区域3所标示出来的为上拉管（Pull Up MOS），该器件为一PMOS器件。

写入冗余度（Write Margin）是衡量静态随机存储器单元写入性能的一个重要参数，图2是一个静态随机存储器器件在写入时的工作示意图，图中4为控制管，5为下拉管，6为上拉管，假设节点7存储数据为低电位（即存储数据为“0”），相应的，节点8存储数据为高电位（即存储数据为“1”）。现在以向节点7写入高电位而节点8写入低电位为例，在写入动作前，位线9会被预充到高电位，位线10会被预充电到低电位，写入动作开始时，字线11打开，由于节点7初始存储的数据为低电位，所以初始状态时，上拉管6打开而下拉管5关闭。由于上拉管6和控制管4都是打开的，所以节点8的电位不再是“1”，而是位于某一中间电位。该中间电位由上拉管6和控制管4的等效电阻所决定。为了完成写入动作，节点8的中间电位必须小于一定数值，即控制管4和上拉管6的等效电阻的比例必须要小于一定数值，中间电位值越低，静态随机存储器单元的写入冗余度就越大。如果增大上拉管6的等效电阻，就可以降低节点8的中间电位，从而增大静态随机存储器单元的写入冗余度。

但是，根据现有技术的静态随机存储器制造方法所制造的静态随机存储器的写入冗余度并不是特别理想，所以，希望能够提供一种可有效提高静态随机存储器写入冗余度的方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种可有效提高静态随机存储器写入冗余度的方法、以及采用了该提高静态随机存储器写入冗余度的方法的静态随机存储器制造方法。

根据本发明的第一方面，提供了一种提高静态随机存储器写入冗余度的方法，所述静态随机存储器包括输入/输出器件以及核心器件，并且其中所述核心器件包括上拉管器件，所述输入/输出器件用于芯片与外围电路的信号输入及输出，并且所述输入/输出器件的栅极氧化层的厚度大于核心器件的栅极氧化层的厚度，所述提高静态随机存储器写入冗余度的方法包括：使上拉管器件的栅极氧化层的厚度大于其它核心器件的栅极氧化层的厚度。

优选地，使上拉管器件的栅极氧化层的厚度等于输入/输出器件的栅极氧化层的厚度。

优选地，所述使上拉管器件的栅极氧化层的厚度大于其它核心器件的栅极氧化层的厚度的步骤包括：在制备上拉管器件的栅极氧化层时，不移除之前生长的用于输入/输出器件的栅极氧化层，使得上拉管器件最终采用输入/输出器件的栅极氧化层作为其栅极氧化层。

优选地，所述输入/输出器件的栅极氧化层的厚度比核心器件的栅极氧化层的厚度大预定厚度。

优选地，所述输入/输出器件的栅极氧化层的厚度为核心器件的栅极氧化层的厚度的预定倍数。

优选地，所述提高静态随机存储器写入冗余度的方法用于45nm及以下静态随机存储器制备工艺中。

根据本发明的第二方面，提供了一种静态随机存储器制造方法，其采用了根据本发明的第一方面所述的提高静态随机存储器写入冗余度的方法。

根据本发明，增大上拉管器件的栅极氧化层的厚度，使得上拉管器件的阈值电压升高，开启电流减小，从而增大了上拉管器件的等效电阻。进一步，可在制备上拉管器件区域的栅极氧化层时，并不移除之前生长的用于输入/输出器件的厚栅极氧化层，使得上拉管器件最终采用厚栅极氧化层作为其栅极氧化层，由于上拉管器件的栅极氧化层变为厚栅极氧化层，上拉管器件的阈值电压升高，开启电流减小，从而增大了上拉管器件的等效电阻；并且上述过程可以通过逻辑运算实现。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了通常的静态随机存储器单元的版图结构。

图2示意性地示出了静态随机存储器单元的电路结构。