[发明专利]一种SRAM工艺制备方法

说明书

技术领域

本发明涉及一种SRAM工艺制备方法，尤其涉及一种基于赝通孔刻蚀停止层技术的静态随机存取存储器（SRAM，Static Random Access Memory）单元结构及其制备方法。

背景技术

静态随机存取存储器（SRAM，Static Random Access Memory）是在Logic电路中非常通用的一种嵌入式存储器，由于其高密度模式，集成电路的量率很大程度上受制于嵌入式存储器性能。目前，最常见的静态随机存取存储器单元是6T结构。

图1是现有技术中6T结构的静态随机存取存储器单元，请参见图1，其中PU是上拉晶体管（Pull Up PMOS），PD是下拉晶体管（Pull Down NMOS），PG是通道晶体管（Passing Gate NMOS），考量6T 静态随机存取存储器单元稳定性的关键指标是静态噪声冗余 (SNM，Static Noise Margin)，它可以从6T 静态随机存取存储器单元的输入输出电压曲线，即通常称为蝴蝶曲线中得到，图2是静态噪声冗余的曲线示意图，请参见图2，其系统性能评估一般要求 ≥10%Vcc.

随着半导体器件的缩小，应力对半导体器件的性能的影响越来越大，其中，压应力膜（Compressive liner）能够提高PMOS器件的空穴迁移率，也就是说压应力膜（Compressive liner）能够有效提高PMOS器件的性能，反之，压应力将会降低PMOS器件的空穴迁移率，也就降低了PMOS器件的性能。

而对于NMOS器件来说， 张应力膜（Tensile liner）能够提高NMOS器件的电子迁移率，也就是说张应力膜（Tensile liner）能够有效提高NMOS器件的性能，反之，压应力膜（Compressive liner）将会降低NMOS器件的电子迁移率，也就降低了NMOS器件的性能。

图2是静态噪声冗余的曲线示意图，请参见图2，随着集成电路器件特征尺寸越来越小，工作电压也越来越小，静态噪声冗余对静态随机存取存储器单元工作稳定性越来越重要。 

对于静态噪声冗余影响最大的是β值，图3是β值的曲线示意图，β值对于静态噪声冗余的影响可参见图3所示，而现有通孔刻蚀停止层（CESL，Contact etch stop layer）工艺中上拉晶体管作为PMOSFET而覆盖压应力膜（Compressive liner），而由于下拉晶体管和通道晶体管同为NMOS器件，覆盖的同为张应力膜（Tensile liner），所以对于β值并无影响，并未通过引用应力的方法来提高静态随机存取存储器单元的性能。

中国专利201110110385.3公开了一种基于赝通孔刻蚀停止层（Pseudo CESL）技术的SRAM单元结构及其制备方法，而该专利超越常规的CESL技术，提出在静态随机存取存储器单元所包含的下拉晶体管上覆盖张应力膜，而在静态随机存取存储器单元所包含的上拉晶体管和通道晶体管上覆盖压应力膜。所述基于赝通孔刻蚀停止层技术的SRAM单元结构可以有效增大SRAM的β值，增大读出冗余度，增大其静态噪声冗余 (SNM，Static Noise Margin)，改善SRAM单元的稳定性。但所述基于赝通孔刻蚀停止层技术的SRAM单元结构存在以下缺陷：由于SRAM区域集成度非常高，在一个SRAM单元中的极小范围内进行应力薄膜的工艺变换，由于两种相反应力的作用，可能造成硅衬底的层移和位错等缺陷，严重时会造成SRAM失效。

发明内容

本发明公开了一种改进的基于赝通孔刻蚀停止层（CESL，Contact etch stop layer）技术的静态随机存取存储器（SRAM，Static Random Access Memory）单元结构及其制备方法，一方面用以解决现有通孔刻蚀停止层（CESL，Contact etch stop layer）技术针对静态随机存取存储器的静态噪声冗余（SNM, Static Noise Margin）无贡献的问题，另一方面用于解决在极小范围内进行应力薄膜的工艺变换可能出现的硅衬底的层移和位错等缺陷问题。

本发明的上述目的是通过以下技术方案实现的：

一种基于赝通孔刻蚀停止层技术的静态随机存取存储器单元结构及其制备方法，其中，在静态随机存取存储器的生产工艺中，在静态随机存取存储器单元所包含的下拉晶体管上覆盖张应力膜，在静态随机存取存储器单元所包含的上拉晶体管上覆盖压应力膜，而在静态随机存取存储器单元所包含的通道晶体管上不覆盖任何应力膜。