[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件体积的缩小，功耗与漏电流成为最关注的问题。采用绝缘体上硅SOI(Silicon on Insulator)制备的CMOS器件具有高速、低功耗、高集成度、抗辐照和无自锁效应等许多优点，已成为深亚微米及纳米级MOS器件的优选结构。SOI MOS器件根据硅膜厚度和表面耗尽层最大厚度的比较分为部分耗尽和全耗尽SOI MOS两种类型。全耗尽SOI MOS的顶层硅膜较薄，SOI衬底的成本较高，目前普遍采用的还是部分耗尽SOI MOS。

部分耗尽SOI MOS器件，表面耗尽层的最大厚度小于顶层规模的厚度，使得体区处于悬空状态，漏端强电场使得沟道中的载流子加速，引起碰撞电流，激发出电子-空穴对。新产生的电子-空穴对在强电场作用下分离，电子被漏端收集，而空穴则聚集在靠近漏端和埋氧层的衬底中，引起了浮体效应。浮体效应导致体区电荷积累，电势随之增加，使得MOS器件的阈值电压降低，而输出电流增加，即电流翘曲Kink效应。除此之外，浮体效应还会导致，亚阈值斜率反常，源漏击穿电压减小等器件性能和可靠性问题。因此，在器件设计和制作中，应尽量避免浮体效应的发生。目前，常用的抑制附体效应的方法为采用体接触将体区接固定电位(源端或地)，提供体区积累电荷的泄放通路，以降低体区电势。然而，这种方法增加了制作工艺的复杂度，导致产生其他的寄生效应，并且增加了电路面积。

随着MOSFET沟道长度不断缩短，短沟道效应变得愈发显著，甚至成为影响性能的主导因素。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。为了改善短沟道效应，超陡倒掺杂阱(SSRW)被引入到半导体场效应器件中。超陡倒掺杂阱具有低高低(或低高)的沟道掺杂分布，沟道表面区域维持低掺杂浓度，通过离子注入等合适的方法在沟道表面以下的区域内形成高掺杂区，减小源/漏区耗尽层宽度，避免源漏穿通、阈值电压增加导致漏电流增大等短沟道效应。美国专利US7002214中介绍了一种超薄绝缘体上硅的超陡倒掺杂阱场效应器件。如图1所示，通过离子注入在SOI衬底的硅膜上形成重掺杂区域33L/33R，然后生长超薄本征外延区域48L/48R，形成超陡倒掺杂的沟道分布，进一步形成场效应器件。然而如图中所示，源/漏区与倒掺杂阱区接触，形成重掺杂pn节，有较大的结漏电流，尤其是漏端，较大的结漏电流，影响半导体器件的性能。

发明内容

本发明旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法及其结构，减小短沟道效应以及SOI MOS器件的浮体效应。

为达上述目的，本发明提供了一种半导体结构的制造方法，该方法包括以下步骤：

(a)提供SOI衬底，在所述衬底上形成重掺杂埋层以及表面有源层；

(b)在所述衬底上形成栅极堆叠和侧墙；

(c)在所述栅极堆叠的一侧形成开口，所述开口贯穿所述表面有源层、重掺杂埋层并停止在所述SOI衬底绝缘埋层之上的硅膜中；

(d)填充所述开口，形成回填塞；

(e)形成源/漏区，所述源区与重掺杂埋层交叠，部分所述漏区位于所述回填塞中。

本发明另一方面还提出一种半导体结构，包括SOI衬底、重掺杂埋层、表面有源层、栅极堆叠、侧墙、源区、漏区，其中：

所述SOI衬底从下至上依次包括基底层、绝缘埋层、硅膜；

所述重掺杂埋层位于所述硅膜之上，位于所述源区和栅极堆叠的下面；

所述表面有源层位于所述重掺杂埋层之上；

所述栅极堆叠位于所述表面有源层之上；

所述侧墙位于所述栅极堆叠的侧壁上；

所述源区、漏区嵌于所述表面有源层中，位于所述栅极堆叠的两侧，所述源区与所述重掺杂埋层交叠。

与现有技术相比，本发明具有如下优点：

通过在衬底中形成重掺杂埋层，引入倒掺杂阱，减小源/漏区耗尽层宽度，减小了短沟道效应；另一方面，源区和重掺杂埋层相连，提供体电荷的释放通路，有效抑制了SOI半导体器件的浮体效应，而且不必做体区引出，节省了器件面积和成本。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1是现有技术中美国专利US7002214中半导体器件的示意图；