[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。传统平面体硅CMOS技术在集成度提高的同时，无法兼顾器件性能提高和功耗减小。器件参数随机涨落以及阈值电压无法按比例缩小等，进一步限制了器件整体性能的提升。在45nm及其以下技术节点，短沟道效应的急剧增加也使得器件进一步按比例缩小更为困难。

全耗尽绝缘体上硅(FDSOI)器件具有短沟道控制非常好、亚阈值特性好、漏电少、随机掺杂涨落影响小等特点，被认为是32nm及其以下节点替代传统体硅器件的优选结构。全耗尽绝缘体上硅器件，一般具有超薄硅膜(≤50nm)的SOI结构，减小埋氧层BOX的厚度(≤50nm)可以进一步提高器件的性能，减小自加热效应、边缘场等的影响。此外这种超薄体超薄埋氧层(Ultra-Thin Body and BOX，UTBB)SOI器件，通过在超薄埋氧层背面引入地层增加背栅调控，可以减小源/漏区电场耦合，增加对阈值电压的控制，在低功耗应用上具有广阔的应用前景。但是，背栅电极引出和相应的布线，不可避免地会增加电路面积，增加成本。因而对于UTBB SOI器件，如何在器件性能和成本之间进行折中，成为一个亟待解决的重要问题。

发明内容

本发明旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法及其结构，将掩埋地层与源区电学连接，不必对掩埋地层做单独引出，节省器件面积。

为达上述目的，本发明提供了一种半导体结构的制造方法，该方法包括以下步骤：

(a)提供衬底，所述衬底从下至上依次包括基底层、掩埋隔离层、掩埋地层、超薄绝缘埋层、表面有源层；

(b)对所述掩埋地层进行离子注入掺杂；

(c)在所述衬底上形成栅极堆叠、侧墙和源/漏区；

(d)在所述衬底上形成覆盖所述栅极堆叠和源/漏区的掩膜层，刻蚀所述掩膜层以暴露出所述源区；

(e)刻蚀所述源区以及源区之下的超薄绝缘埋层，形成暴露出所述掩埋地层的开口；

(f)通过外延填充所述开口，以形成所述掩埋地层的接触塞。

本发明另一方面还提出一种半导体结构，包括衬底、栅极堆叠、侧墙、源区、漏区、掩埋地层接触塞，其中：

所述衬底从下至上依次包括基底层、掩埋隔离层、掩埋地层、超薄绝缘埋层、表面有源层；

所述栅极堆叠位于所述衬底的表面有源层之上；

所述侧墙位于所述栅极堆叠的侧壁上；

所述源区和漏区位于所述栅极堆叠的两侧并嵌于所述衬底的表面有源层中；

所述掩埋地层接触塞与所述源区相连，位于所述源区远离所述栅极堆叠的一侧，并贯穿所述衬底的表面有源层和超薄绝缘埋层，与所述掩埋地层相连。

与现有技术相比，本发明具有如下优点：

通过形成掩埋地层接触塞，将掩埋地层与源区电学连接，增强了半导体器件对阈值电压的控制能力，减小了短沟道效应，提高了器件性能，同时不必对掩埋地层做单独引出，节省了器件面积，简化了工艺。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；

图2至图12为根据图1示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖面结构示意图。

具体实施方式