[发明专利]形成双镶嵌结构的方法

说明书

技术领域

本发明涉及半导体技术领域，尤其是一种形成双镶嵌结构的方法。

背景技术

随着半导体制造工艺的发展，半导体器件的工艺节点在摩尔定律的驱动下已经进入到45nm，甚至达到32nm，朝着更小值迈进。在半导体工艺迅速发展的要求下，半导体器件的集成度越来越高，相应地，其特征尺寸越来越小，这就导致芯片互连线的线宽减小，使得互连线电阻增大。而且，相邻互连线之间的间距的缩小，导致产生了更大的寄生电容，从而增加了RC信号延迟，降低了芯片速度，减弱其电学性能。因此，半导体器件的高集成度的发展趋势，对减小半导体器件的RC延迟提出了更高要求。现有技术中，为了减小由于寄生电容引起的RC延迟，低-K材料、超低-K材料作为器件的层间介质层得到广泛应用。现有技术中，多选用含碳氧化硅（SiCO），或者多孔含碳氧化硅（p-SiCOH）等作为低-K介质层材料，选用黑钻石作为超低-K介质层材料。但是，在现有技术中，在刻蚀层间介质层后，通常采取在一定条件下对半导体基底通入O₂气体的灰化工艺去除光刻胶层，其中的氧基会与低-K材料介质层或者超低-K材料介质层中的碳结合生成CO₂或者CO气体而造成介质层中的碳损耗，使得介质层的介电常数上升，继而增加半导体器件的RC延迟。这就提出了该如何保证低-K材料或超低-K材料的稳定性，减小甚至消除因介质层的碳损耗而造成的介质层损伤的问题。

因此，在现有技术中，为了解决上述问题，减小对低-K材料介质层，超低-K材料介质层的损伤，利用CO₂气体的灰化去胶工艺取代了O₂气体的去胶方法。例如，2007年3月29日公开的特开JP2007080850A号日本专利文献，该专利文献公开了：一种等离子体灰化方法，使用图案化的可蚀刻膜为掩膜，对处理室内的被处理体，实施蚀刻低介电常数膜一部分的处理之后，在上述处理室内除去上述抗蚀刻膜，包括：第一灰化工艺，向上述处理室内供给至少包含CO₂气体的反应生成物除去处理气体，施加等离子体发生用高频电力，产生反应生成物除去处理气体的等离子体，除去附着在上述处理室内壁上的反应生成物；和第二灰化工艺，向上述处理室内供给灰化处理气体，施加等离子体发生用高频电力，产生上述灰化处理气体的等离子体，除去上述抗蚀刻膜。所述的抗蚀刻膜即为光刻胶，或者硬掩膜，所述的灰化处理气体中至少包含CO₂气体。根据所述专利文献，能够提供一种减小对在被处理体上形成的低-K材料介质层，或超低-K材料介质层的损伤的混合灰化方法。与包含O₂气体的处理气体的情况相比，该文献的方法能够在很大程度上降低对低介电常数膜造成的损伤。

现有技术中形成双镶嵌结构的方法包括：参考图1，提供半导体基底10，在半导体基底10内形成有器件结构，在该半导体基底10上形成有含碳介质层12，可选用低-K材料介质层、或超低-K材料介质层。其中，所述基底10与介质层12之间具有垫衬层11。参考图2，在介质层12上形成图形化的硬掩膜层13，定义互连沟槽16的位置。参考图3，在介质层12和图形化的硬掩膜层13上形成图形化的光刻胶层14，所述图形化的光刻胶层14定义通孔15的位置。参考图4，以图形化的光刻胶层14为掩膜刻蚀介质层12，形成通孔15，在刻蚀时，介质层12中的碳被损耗，该形成通孔的过程并未刻蚀垫衬层11。而且，在使用干法刻蚀工艺刻蚀图形化的光刻胶层时，通常会选择通入O₂气体改善刻蚀速率，以获得对硅的高选择比。参考图5，利用CO₂气体的灰化去胶工艺去除图形化的光刻胶层14。参考图6，进一步以图形化的硬掩膜层13为掩膜刻蚀介质层12，形成互连沟槽16；以光刻胶层14为掩膜刻蚀介质层时，介质层12也可能没有被刻穿，在该步骤以图形化的硬掩膜层13为掩膜刻蚀介质层12时，将通孔所在位置下方的介质层刻穿并进一步刻穿垫衬层11。参考图7，去除所述图形化的硬掩膜层13。参考图8，填充金属材料形成双镶嵌结构。