[发明专利]多通道前向时钟高速串行接口的正交时钟产生电路

说明书

技术领域

本发明属于电路设计和数据传输技术领域，尤其涉及一种多通道前向时钟高速串行接口的正交时钟产生电路。

背景技术

在多通道前向时钟的高速串行接口中，发射端和接收端各自由一条时钟通道和多条数据通道组成。发射端的时钟通道向接收端的时钟通道发送差分的时钟信号。为了在接收端的数据通道进行数据恢复，接收端的时钟通道需要向数据通道提供正交的四相时钟。因此，接收端的时钟通道需要将接收到的前向时钟转换为正交的四相时钟。所以在接收端的时钟通道，一个正交时钟产生电路必不可少。

目前，PLL(Phase lock Loop，锁相环)和DLL(Delay Locked Loop，延迟锁相环)常被利用在接收端的时钟通道里用来产生正交时钟。但是，PLL对前向时钟的抖动是低通特性，对VCO(Voltage Controlled Oscillator，压控振荡器)的噪声是高通特性，因此PLL产生的正交时钟信号会引入新的抖动。通常要达到好的噪声性能，VCO需要采用LC VCO的结构，电感会占用较大的面积，而且环路滤波器的应用会消耗相当大的面积。另一方面，DLL对前向时钟的抖动是全通的特性，但是工作在数GHz的DLL设计难度较大。DLL包括鉴相器、电荷泵和环路滤波器等电路。工作在数GHz的鉴相器，电荷泵会消耗较大功耗，环路滤波器会占用较大面积。

发明内容

本发明的目的在于，提出一种多通道前向时钟高速串行接口的正交时钟产生电路，用以解决现有的正交时钟产生电路存在的设计难度高、功耗多以及占用面积大等问题。

为实现上述目的，本发明提供的技术方案是，一种多通道前向时钟高速串行接口的正交时钟产生电路，其特征是所述正交时钟产生电路包括延迟线电路、第一相位平均电路、第二相位平均电路、第一缓冲器和第二缓冲器；

所述延迟线电路用于在参考时钟通过时产生等相位差的四相时钟，所述等相位差的四相时钟分别为第一相时钟CK1、第二相时钟CK2、第三相时钟CK3和第四相时钟CK4；所述延迟线电路包括至少4个延时单元，每个延时单元具有相等的延时；

所述第一相位平均电路包括第一差分输入端、第二差分输入端和差分输出端；第一相位平均电路的第一差分输入端用于输入同相的第二相时钟CK2，第一相位平均电路的第二差分输入端用于输入同相的第三相时钟CK3，第一相位平均电路的差分输出端用于输出第一输出时钟，该第一输出时钟的相位为第二相时钟CK2和第三相时钟CK3的相位的平均值；

所述第二相位平均电路包括第一差分输入端、第二差分输入端和差分输出端；第二相位平均电路的第一差分输入端用于输入反相的第一相时钟CK1，第二相位平均电路的第二差分输入端用于输入同相的第四相时钟CK4，第二相位平均电路的差分输出端用于输出第二输出时钟，该第二输出时钟的相位为第一相时钟CK1的反相相位和第四相时钟CK4的相位的平均值；

所述第一缓冲器包括差分输入端和输出端；第一缓冲器的差分输入端用于输入第一输出时钟，第一缓冲器的输出端用于输出经过满摆幅放大的第一输出时钟；

所述第二缓冲器包括差分输入端和输出端；第二缓冲器的差分输入端用于输入第二输出时钟，第二缓冲器的输出端用于输出经过满摆幅放大的第二输出时钟。

所述延时单元采用电流模逻辑CML缓冲器。

所述第一相位平均电路采用相位插值PI电路。

所述第二相位平均电路采用相位插值PI电路。

所述第一缓冲器采用电流模逻辑CML缓冲器。

所述第二缓冲器采用电流模逻辑CML缓冲器。

本发明提供的电路不但解决了延迟锁相环引入的抖动，而且具有设计简单、功耗低且占用面积小等特点。

附图说明

图1是多通道前向时钟高速串行接口的正交时钟产生电路图；

图2是延时单元电路图；

图3是相位平均电路图；

图4是缓冲器电路图。

具体实施方式

下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

图1是多通道前向时钟高速串行接口的正交时钟产生电路图。图1中，本发明提供的多通道前向时钟高速串行接口的正交时钟产生电路包括延迟线电路101、第一相位平均电路102、第二相位平均电路103、第一缓冲器104和第二缓冲器105。