[发明专利]读出放大电路及存储器

说明书

技术领域

本发明涉及存储器设计领域，特别涉及用于非易失性存储器的读出放大电路及存储器。

背景技术

非易失性存储器（NVM，Non Volatile Memory）由于在系统掉电或无电源供应时仍能保持数据信息，因而广泛应用于各种电子电路中。非易失性存储器依其结构类型区分通常包括两类：浮栅型和电荷阱型。在浮栅型存储器中，电荷被存储于浮栅中，它们在无电源供应的情况下仍可保持电荷。浮栅型存储器通常都具有控制栅和浮栅层叠的栅极结构。浮栅型存储器通常用于EPROM（Electrically Programmable Read Only Memory）和EEPROM（Electrically Erasable and Programmable Read Only Memory）。

EEPROM中通常采用单端读出放大器将存储阵列中目标存储单元中的数据读出。为提高EEPROM的数据读出速度和可靠性，一般采用与EEPROM中目标存储单元结构类似或者相同的基准单元产生基准电压，与目标存储单元输出的电压比较，进而读出目标存储单元中所存数据的逻辑状态为“1”或“0”。

图1是EEPROM中较为常用的一种读出放大电路。EEPROM的目标存储单元1包括选择管Mn_sg和浮栅管Mn_ee，基准单元2包括第一选择管Mn_sr和第一基准管Mn_ref。其中选择管Mn_sg和第一选择管Mn_sr的结构完全相同，浮栅管Mn_ee和第一基准管Mn_ref的结构也完全相同。浮栅管Mn_ee的控制栅上加载有偏置电压V_CG，第一基准管Mn_ref的控制栅上加载有偏置电压V_BIAS，选择管Mn_sg的栅极接收选择信号V_WL，第一选择管Mn_sr的栅极连接于VDD。读数据时，加载在选择管Mn_sg的栅极上的选择信号V_WL有效，使得选择管Mn_sg导通。进而，读出位线3上产生某一电压，读出放大器5通过读出位线3上电压与基准电压线4的电压差来判断目标存储单元1中存储的逻辑状态。若读出位线3电压高于基准电压线4，则读出放大器输出端的逻辑状态为“1”，反之则输出“0”。因此基准电压线4的电压一般被设置为在读出“1”和读出“0”时读出位线3上两种电压的中间值。

在EEPROM的设计中，为最大程度优化存储单元的版图面积，一般以1字节（Byte）存储容量作为基本物理单元，即8位（bit）的存储单元1的源极通过公共有源区连出以接地。参照图2所示，选择管Mn_sg0、Mn_sg1……Mn_sg7和浮栅管Mn_ee0、Mn_ee1……Mn_ee7间一一对应如图1的连接，构成每一位存储单元1。各位存储单元1中浮栅管对应的源极S0、S1……S7通过所述公共有源区两端引出金属连线接地（GND）。本申请发明人发现，该1字节基本物理单元中，各位存储单元1由于所处位置不同，其中的浮栅管的源极对地的寄生电阻值（R0、R1……R7、R8）也不同。存储单元中浮栅管的源极对地的寄生电阻值的不同将影响读数据时，流经8位存储单元的电流不一致，从而使得读出位线上电压不同。

另外，本申请发明人还发现，1字节基本物理单元中，在将偏置电压V_CG传输至浮栅管的控制栅时，需经过选通管Mn_st选通后才能传入。而目前读出放大电路中，对应1字节基本物理单元，提供基准电压线上电压通常仅采用1位基准单元的结构，因此其结构至少有两处与1字节基本物理单元中的存储单元不同：1）1位基准单元中第一基准管Mn_ref的源极对地的寄生电阻与1字节基本物理单元中各位存储单元中的浮栅管的源极对地的寄生电阻并不匹配；2）提供1位基准单元的偏置电压V_BIAS的偏置电压端至第一基准管Mn_ref的栅端的通路阻抗与1字节基本物理单元中的各位存储单元不同。因此，目前1位基准单元的结构设置与存储阵列中各存储单元的匹配性较差，很难保证在读8位存储单元中数据时，基准电压线4的电压始终处于读出位线3两种电压（读出“0”、“1”时对应的电压）的中间值，从而将导致读出放大器数据读出速度变慢，甚至导致读出数据错误。

发明内容

本发明解决的问题是提供一种读出放大电路及存储器，提高读出放大器的读出速度，增加读出数据的准确性。

为解决上述问题，本发明提供一种读出放大电路，包括：

多位存储单元构成的基本物理单元，各位存储单元对应连接于各自的读出位线；所述基本物理单元经由第一选通管选通；