[发明专利]嵌入式数控系统双核芯片和外设间中断机制的实现方法

说明书

技术领域

本发明涉及嵌入式技术领域，具体的说是一种在双核架构的嵌入式数控系统中芯片与外设间中断机制的实现方法。

背景技术

高速、高精、智能化、开放式、网络化成为当代数控系统发展的主要趋势。随着电子技术的不断发展，ARM和DSP等各种嵌入式系统微处理器由于具有成本低廉、功耗小、结构简单且性能稳定等特点，在嵌入式系统开发领域得以广泛应用。采用ARM与DSP异构双核处理器开发嵌入式数控系统，具有硬件结构简单、功耗小、高性能低成本等特点，满足中高档数控系统产品市场需求，数控系统结构如图1所示。

其中，DSP核处理耗费系统资源多、计算量大、对实时要求高的运动控制算法，ARM核运动系统人机交互，G代码解释器等模块。传统PC平台由于具有操作系统和底层驱动程序，软件资源丰富，中断机制封装在操作系统级，对上层应用程序透明，例如图3所示的PC平台I/O中断处理。而ARM+DSP是主从核结构，实现中断机制通常做法是由ARM响应来自外设的中断，然后通过双核通信底层机制如消息队列-中断机制或共享内存机制将中断信号送至DSP处理。这种处理方式将中断流程硬性分割在两个核上，增大了响应延迟、效率低下、鲁棒性差，不能保证实时性，且造成ARM核负载过高。其处理方式如图4。

使用的OMAP3530芯片硬件结构如图5，ARM+DSP的功能结构图如图6。其中，DSP集成在IVA图像加速器子系统中，ARM芯片集成在MPU主处理器单元中。

发明内容

针对上述异构双核结构芯片与外设间中断机制的实现方法存在响应延迟大，效率低下，ARM核负载过高等问题，本发明提供了一种新的异构双核结构芯片与外设间中断机制的实现方法。本方法不需要专门的电路和协议芯片支持，而且编程模型简单，能有效地降低ARM核负载，提高数控系统实时性。

本发明为实现上述目的所采用的技术方案是：嵌入式数控系统双核芯片和外设间中断机制的实现方法，包括以下步骤：

连接外设的中断信号源和嵌入式数控系统双核芯片的空闲输入引脚；

配置焊板和该空闲输入引脚为复用模式，并作输入使能；

DSP检测中断使能；

消去抖动；

配置中断触发方式；

在DSP实时操作系统上实现中断机制；

编写中断服务例程。

所述DSP检测中断使能通过设置DSP响应中断状态的寄存器实现，该寄存器对应所述空闲输入引脚，通过查阅双核芯片数据手册找到。

所述消去抖动通过配置寄存器实现，该寄存器对应所述空闲输入引脚，通过查阅双核芯片数据手册找到。

所述在DSP实时操作系统上实现中断机制的方法为：

屏蔽全局中断；

绑定中断事件与中断向量；

绑定中断向量与中断服务例程；

允许外部中断；

开启上述全局中断和中断向量。

所述中断服务例程的函数末尾清除中断状态标志寄存器。

本发明具有以下优点：

1.硬件设计简单。不需要额外的电路或芯片支持，具有规范的接口。

2.程序设计简单。只需要编写DSP端程序，省去了ARM端和ARM与DSP通信的繁杂过程。

3.实时性好。直接由DSP响应中断，进而执行中断服务函数，省去了双核通信和协同工作等细节，减小了响应延迟。能够满足数控系统实时性要求。

4.鲁棒性强。来自总线通信板卡的信号是周期性的，而且是稳定健壮的，DSP有稳定的中断处理机制，且中断响应延迟远远小于信号源周期，这样增加了数控系统的健壮性。

5.通用性强。上位机(主控板)双核芯片很多引脚都可以做芯片的中断引脚，用户可以根据自己需要定制引脚。且代码不仅支持双核架构芯片，对单核DSP芯片也具有较好的可扩展性。

附图说明

图1为本发明方法应用的数控系统结构图；

图2为本发明一个实施例的硬件功能结构图；

图3为PC平台I/O中断处理；

图4为消息队列模式处理中断；

图5为本发明实施例中双核芯片(OMAP3530芯片)硬件结构；

图6为本发明实施例中双核结构芯片ARM+DSP的功能结构图；

图7(a)为本发明实施例的硬件平台功能模块图；

图7(b)为本发明实施例的硬件平台电气连接图；

图8为本发明中断机制实现配置流程。

具体实施方式

下面结合附图及实施例对本发明做进一步的详细说明。