[发明专利]全数字锁相环

说明书

本申请是申请号为200810169982.1，申请日为2008年10月16日，发明名称为“全数字锁相环、时间数字转换器模块、错误防止方法及校准方法”的发明专利的分案申请。

技术领域

本发明是有关于一种全数字锁相环，且特别是关于一种包含时间数字转换器模块的全数字锁相环，其中全数字锁相环所包含的时间数字转换器模块包含循环式时间数字转换器模块，以及该时间数字转换器模块应用错误防止方法。

背景技术

锁相环为一种用来产生与参考信号的相位(Phase)有固定关系的信号的电子控制系统。锁相环电路响应于输入信号的频率与相位，并自动的提高或降低被控制的振荡器的频率，直至锁相环电路与参考信号在频率与相位上相符合为止。现有技术模拟锁相环包含相位检测器、压控振荡器(Voltage-ControlledOscillator，VCO)、及反馈路径。反馈路径用来将压控振荡器的输出信号反馈至相位检测器的输入端，以提高或降低模拟锁相环的输入信号的频率。因此，模拟锁相环的频率总可以保持赶上参考信号的参考频率，其中参考信号为相位检测器所使用，也就是说，模拟锁相环的输入信号的频率总会被参考信号的参考频率所锁定。除此以外，现有技术中，分频器(Frequency divider)用于反馈路径，以使得参考频率或参考频率的整数倍数频率总可以被撷取。现有技术中，低通滤波器(Low-pass filter)连接于相位检测器之后，以使得位于高频率的噪声得以滤除。

如本领域的技术人员所知晓，因为模拟锁相环使用模拟组件，并使用模拟方式操作，上述模拟锁相环极易产生误差，甚或是误差传播(Error propagation)。因此，数字锁相环便应运而生，以在部分数字操作与数字组件的支持下减少上述误差，其中数字锁相环在反馈路径上使用具有可变除数的分频器。除此以外，全数字锁相环也非常有助于芯片面积降低与制程迁移。举例来说，全数字锁相环的数控振荡器(Digital-Controlled Oscillator，DCO)可用来取代现有技术所使用的模拟组件的压控振荡器。也可将相位检测器用全数字锁相环的时间数字转换器(Time-to-Digital Converter，TDC)来取代。因此，在无线通信领域中，使用全数字锁相环己是一种趋势。

发明内容

为减少全数字锁相环的时间数字转换解码器中的错误，本发明提出全数字锁相环。

本发明揭露一种全数字锁相环。全数字锁相环包含时间数字转换器模块。时间数字转换器模块包含相位频率检测器及逻辑单元。相位频率检测器用来接收对应于参考信号或反馈信号的二输入信号，并输出频率提升信号与频率降低信号。逻辑单元用来接收频率提升信号与频率降低信号，并用来发出启动信号或停止信号。时间数字转换器模块根据所述启动信号或停止信号输出循环信号与数据信号。

本发明揭露一种全数字锁相环。全数字锁相环包含时间数字转换模块及数字低通滤波器。时间数字转换模块包含相位频率检测器、逻辑单元、及循环式时间数字转换器模块。相位频率检测器用来接收对应于参考信号或反馈信号的二输入信号，并输出频率提升信号与频率降低信号。逻辑单元用来接收频率提升信号或频率降低信号，并用来发出启动信号或停止信号。循环式时间数字转换器模块用来接收启动信号或停止信号，并产生循环信号与数据信号。

上述全数字锁相环通过产生的循环信号与数据信号，来修正时间数字转换解码器中的误差，从而大幅减少时间数字转换解码器中的错误。

附图说明

图1为本发明所揭露的全数字锁相环的示意图；

图2为本发明中直接频率调制的全数字锁相环的示意图；

图3为图1与图2中所图示的数控振荡器在本发明所揭露的详细示意图；

图4为现有技术追踪槽所包含单元的示意图；

图5为图4所示的单元的相关电压-频率转换曲线示意图；

图6为图3所示的追踪槽所包含的单元的详细示意图；

图7为图6所示的单元相关的电压-频率折叠转换曲线示意图；

图8是为了解释本发明在图1所示的全数字锁相环的数字环路频宽校准方法，所使用的全数字锁相环的简化示意图；

图9为用来解释如何补偿现有技术模拟锁相环的分数相位误差的简单示意图；

图10为根据本发明一实施方式所揭露，∑Δ调制器补偿模块中另外包含的数字相位误差消除模块的示意图；